JPH07160498A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェアを大幅に設計変更することなく
ビット演算命令の処理速度を高める。 【構成】 入力ビットセレクタ１５は、内部バスからの
入力に基づいてビット演算命令が指定する所定のレジス
タのビットデータを出力する。ビットアキュムレータ１
７は、第１のタイミングで記憶回路３０の記憶ビットデ
ータを出力する。論理演算回路１６はビット演算命令に
対応した論理回路を有しており、内部バスから入力に基
づいて選択したビット演算命令に対応した論理回路によ
り入力ビットセレクタ１５及びビットアキュムレータ１
７から出力されたビットデータの論理演算を行ってその
結果を出力する。ビットアキュムレータ１７は、第２の
タイミングで論理演算器１６が出力した論理演算結果を
記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット演算命令を含む
各種命令を実行するマイクロプロセッサに関する。

【０００２】

【従来の技術】従来より、マイクロプロセッサにおいて
は、ビット演算命令を実行するものが供されている。こ
のビット演算命令とは、１ビットのみで行う論理演算の
ことで、ビット演算命令で指定したレジスタ或いはメモ
リにおける指定した１ビットと１ビットのアキュムレー
タの間で論理演算を実行する命令である。

【０００３】ところで、この種のマイクロプロセッサ
（例えば日立製作所Ｈ８／３００）では、１ビットのア
キュムレータとして、マイクロコンピュータの動作を示
すためのコンディションコードレジスタ（ＣＣＲ）に設
けられたキャリーフラグを共用して使用している。この
場合、ビット演算命令は、レジスタ或いはメモリの指定
された１ビットとキャリーフラグとの間で行われ、その
結果はキャリーフラグに格納されるようになっている。

【０００４】ここで、コンディションコードレジスタに
設けられているキャリーフラグは、ワード系の演算命令
を実行した際にキャリーが発生したか否かを記憶するめ
たに本来設けられているものであるが、キャリーフラグ
の有効利用を図るために１ビットのアキュムレータの機
能を付加しているのである。従って、ビット演算プログ
ラムを中断した状態でワード系の演算プログラムを実行
するときは、ワード系の演算命令によりキャリーフラグ
の内容が破壊されてしまうので、キャリーフラグの内容
を汎用レジスタ或いはメモリに一旦セーブする等の処置
を行った状態でビット演算プログラムを中断する必要が
あった。このため、プログラムの実行速度が低下した
り、プログラムサイズの増大を招来していた。

【０００５】そこで、特公昭５９−４０４９号公報のも
のでは、ビット演算命令用の演算器及び演算結果を記憶
するためのビットアキュムレータを新規に設ける方法が
提案されている。この場合、ビット演算命令をワード系
の演算命令から独立して実行することができるので、プ
ログラムの実行速度を高めることができると共に、プロ
グラムサイズを縮小することができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例で示した特公昭５９−４０４９号公報のものでは、
ビット演算用の処理回路をワード系演算用の処理回路に
新規に付加するようにしているので、ハードウェアの設
計コスト及びハードウェア自体のコストが大幅に上昇す
るという欠点がある。

【０００７】本発明は上記事情に鑑みてなされたもの
で、その目的は、ハードウェアを大幅に設計変更するこ
となく、プログラムの実行速度を高めることができると
共にプログラムサイズを縮小することができるマイクロ
プロセッサを提供することにある。

【０００８】

【課題を解決するための手段】本発明は、命令記憶部に
記憶されたビット演算命令を含む各種命令を解読して各
種制御信号を順次出力する命令フェッチ・デコード部を
設け、この命令フェッチ・デコード部が解読したビット
演算命令が指示するレジスタ若しくはデータ記憶部の記
憶データを入力すると共に、その記憶データのうちから
所定のビットを選択して出力する入力ビットセレクタを
設け、第１のタイミングで記憶データを出力すると共に
第２のタイミングで入力データを記憶するビットアキュ
ムレータを設け、予め設けられた論理演算回路のうちか
ら前記命令フェッチ・デコード部が解読したビット演算
命令に対応した論理演算回路を選択し、且つ選択した論
理演算回路により前記第１のタイミングで前記入力ビッ
トセレクタ及びビットアキュムレータから出力されたデ
ータを論理演算すると共に前記第２のタイミングでその
論理演算結果を出力する論理演算器を設けたものであ
る。

【０００９】この場合、前記ビットアキュムレータを、
ステータスレジスタ内に設けるようにしてもよい。

【００１０】

【作用】請求項１記載のマイクロプロセッサの場合、命
令フェッチ・デコード部は、ビット演算命令を入力した
ときは、そのビット演算命令を解読して各種制御信号を
順次出力する。入力ビットセレクタは、ビット演算命令
が指示するレジスタ若しくはデータ記憶部における所定
のビットデータを選択して出力する。また、ビットアキ
ュムレータは、第１のタイミングで記憶データを出力す
る。このとき、論理演算器は、命令フェッチ・デコード
部が解読したビット演算命令に対応した論理演算回路を
選択し、その論理演算回路により入力ビットセレクタ及
びビットアキュムレータから出力されたビットデータを
論理演算すると共に、第２のタイミングで論理演算結果
を出力する。そして、ビットアキュムレータは、第２の
タイミングで論理演算器から出力された論理演算結果を
記憶する。従って、ビットアキュムレータには、ビット
演算命令による演算結果が記憶される。

【００１１】請求項２記載のマイクロプロセッサの場
合、割込命令或いはサブルーチンコールの際にステータ
スレジスタは自動的にデータ記憶部にスタックされるの
で、斯様なステータスレジスタに設けられているビット
アキュムレータの内容退避及び復帰が不要となる。

【００１２】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図２はマイクロプロセッサの全体を概略的に示
している。この図２において、マイクロプロセッサは、
命令記憶部１、データ記憶部２及び処理部３を主体とし
て成り、それらがデータバス４及びアドレスバス５によ
り接続されている。

【００１３】図３は、図２で示した処理部３をブロック
図で示している。この図３において、命令フェッチ・デ
コーダ部６は、命令記憶部１からプログラムカウンタ７
により指定したアドレスに記憶された命令を読込むと共
に、その命令を解読して第１及び第２のサイクル信号等
の各種制御信号を順次出力する。プログラムカウンタ７
は、命令フェッチ・デコード部６からの指令に応じて次
に実行する命令のアドレスを更新状態で記憶する。入出
力バッファ群８は、内部バス９，１０からのデータを入
力して一時的に保持する。レジスタ群１１は、命令の実
行に応じてデータを記憶する。演算処理部１２は、レジ
スタ群１１若しくはデータ記憶部２に記憶されたデータ
に対して論理演算を実行する。ステータスレジスタ１３
は、ワード系の演算命令の処理結果を記憶すると共に、
後述するようにビット演算命令の処理結果を記憶するた
めのビットアキュムレータを有して構成されている。メ
モリアドレスレジスタ１４は、汎用レジスタの機能に加
えて、スタックポインタとしてサブルーチンコールに使
用される。

【００１４】図４は、図３で示した演算処理部１２及び
ステータスレジスタ１３において本発明に関連する部分
についての構成を示している。即ち、演算処理部１２に
は所定の内部バスと接続された入力ビットセレクタ１５
が設けられており、その入力ビットセレクタ１５の出力
側が論理演算器１６の入力側と接続されている。また、
ステータスレジスタ１３にはビットアキュムレータ１７
が設けられており、そのビットアキュムレータ１７と論
理演算器１６の入力側及び出力側とが所定の内部バスを
通じて接続されている。

【００１５】図１は、図４で示した入力ビットセレクタ
１５及び論理演算器１６における特定のビット演算命令
に関わる部分、並びにビットアキュムレータ１７を論理
回路で示すもので、特にビット演算命令のうちのビット
アンド命令（ビット同士の論理積）及びビットオア命令
（ビット同士の論理和）の処理回路を示しており、他の
命令に関する処理回路は省略している。この図１におい
て、入力ビットセレクタ１５は、所定の内部バスとアン
ド回路１８乃至２１の入力端子とをインバータ回路２２
を介して図示のように接続すると共に、アンド回路１８
乃至２１の出力端子とオア回路２３の入力端子とを接続
して構成されている。

【００１６】論理演算器１６におけるビットアンド命令
にかかわる処理回路は、所定の内部バスとアンド回路２
４の入力端子とをインバータ回路２５を介して図示のよ
うに接続し、アンド回路２３の出力端子及び所定の内部
バスｂ1 とアンド回路２６の入力端子とをクロックドイ
ンバータ２７を介して接続すると共に、アンド回路２
４，２６の出力端子とアンド回路２８の入力端子とを接
続し、さらにアンド回路２８の出力端子とオア回路２９
の入力端子とを接続して構成されている。この場合、ク
ロックドインバータ２７は、命令フェッチ・デコード部
６から出力される第１のサイクル信号に同期して動作す
る。

【００１７】論理演算器１６におけるビットオア命令に
かかわる処理回路は、所定の内部バスとアンド回路３０
の入力端子とをインバータ回路３１を介して図示のよう
に接続し、アンド回路２３の出力端子及び所定の内部バ
スｂ1 とアンド回路３２の入力端子とをクロックドイン
バータ３３を介して接続すると共に、アンド回路３０，
３２の出力端子とアンド回路３４の入力端子とを接続
し、アンド回路３４の出力端子とオア回路２９の入力端
子とを接続して構成されている。

【００１８】そして、オア回路２９の出力端子はクロッ
クドインバータ３５を介して所定の内部バスと接続され
ている。この場合、クロックドインバータ３５は、命令
フェッチ・デコード部６からの第２のサイクル信号に同
期して動作する。

【００１９】ビットアキュムレータ１７は、所定のバス
ｂ1 とインバータ回路３６ａを組合わせて成る記憶回路
３６の入力側とをゲート回路３７を介して接続すると共
に、この記憶回路３６の出力側と所定の内部バスｂ1 と
をゲート回路３８を介して接続して構成されている。こ
の場合、ゲート回路３７は、所定の内部バスの出力に応
じて動作する。また、ゲート回路３８は、所定の内部バ
スの内容を論理和するオア回路３９からの出力に同期し
て動作する。

【００２０】さて、本実施例のマイクロプロセッサが使
用するビット演算命令の一例を以下に示す。ここで、ビ
ット演算命令で使用されているｒｒはレジスタ群のうち
の一つを指し示すレジスタ番号であり、ｂｂはレジスタ
中のビット位置を示すビットオフセットである。

【００２１】 命令コードa7a6a5a4a3a2a1a0 ニーモニック 内容 １１００ｒｒｂｂ ｂａｎｄ ビットデータとビットアキュムレータとの論理積 １１０１ｒｒｂｂ ｂｏｒ ビットデータとビットアキュムレータとの論理和 １１１０ｒｒｂｂ ｂｘｏｒ ビットデータとビットアキュムレータとの排他的 論理和 １１１１ｒｒｂｂ ｂｎｏｔ ビットデータの反転 ０１０１ｒｒｂｂ ｂｓｔ ビットデータにビットアキュムレータから転送 １０００ｒｒｂｂ ｂｃｍｐ ビットデータとビットアキュムレータとの比較 １００１ｒｒｂｂ ｂｔｓｔ ビットデータのテストとセット １０１０ｒｒｂｂ ｂｓｅｔ ビットデータのテストとクリア ００ｘｘｘｘｘｘ ………… その他の命令

【００２２】次に上記構成の作用について説明する。こ
こでは、ビット同士の論理和命令であるｂａｎｄ命令を
実行したときの動作を説明するもので、具体的には、レ
ジスタｒ0 のビットｂ1 とビットアキュムレータとを論
理積するためのビット操作命令［ｂａｎｄ ｒ0 ，ｂ1
］の実行を説明する。この場合、レジスタとしてはｒ0
，ｒ1 ，ｒ2 ，ｒ3 が設定されていると共に、各レジ
スタｒ0 〜ｒ3 はビットｂ0 ，ｂ1 ，ｂ2 ，ｂ3 が夫々
有しているものとする。尚、本実施例では、レジスタ群
１１中のレジスタ数を４に設定し、レジスタのビット数
を４に設定したが、これに限定されることはない。

【００２３】さて、命令記憶部１にはビット演算命令を
含んで各種命令が記憶されており、ｂａｎｄ命令を示す
アドレスがプログラムカウンタ７から出力されると、命
令記憶部１からｂａｎｄ命令が読み出されて処理部３の
命令フェッチ・デコード部６に導入される。また、ｂａ
ｎｄ命令に続く演算データ（ｒ0 ，ｂ1 ）は、データ記
憶部２よりアドレスバス，処理部の一部である入出力バ
ッファ群、及び内部バスを経てレジスタ群１１に導入さ
れる。

【００２４】このとき、ｂａｎｄ命令が実行されるとき
は、所定の内部バスにはｂａｎｄ命令の命令コード（ａ
7 ，ａ6 ，ａ5 ，ａ4 ）が出力されると共に、所定のバ
スにはｂａｎｄ命令のビットオフセット（ａ1 ，ａ0 ）
が出力される。また、所定の内部バスにはｂａｎｄ命令
で指定したレジスタｒｒの４ビット（ｂ3 ，ｂ4 ，ｂ3
，ｂ0 ）が出力されるようになっている。

【００２５】ここで、ｂａｎｄ命令［ｂａｎｄ ｒ0 ，
ｂ1 ］の２進数コードは、“１１０００００１”である
ので、（ａ7 ，ａ6 ，ａ5 ，ａ4 ）を出力する内部バス
には（１，１，０，０）が出力され、（ａ1 ，ａ0 ）を
出力する内部バスには（０，１）が出力されると共に、
（ｂ3 ，ｂ2 ，ｂ1 ，ｂ0 ）を出力する内部バスにはレ
ジスタｒ0 の内容が出力される。

【００２６】入力ビットセレクタ１５においては、（ａ
1 ，a0）は（０，１）であることから、ＡＮＤ回路１
８，１９，２１は非選択となる一方、ＡＮＤ回路２０は
選択されるので、所定の内部バスに出力されたｂ1 の内
容はオア回路２０から出力されるようになる。以上の動
作により、入力ビットセレクタ１５による所定のビット
の選択出力動作が行われる。

【００２７】論理演算器１６においては、（ａ7 ，ａ6
，ａ5 ，ａ4 ）は（１，１，０，０）となるので、ｂ
ｏｒ命令に対応したＡＮＤ回路３０は非選択となる一
方、ｂａｎｄ命令に対応したＡＮＤ回路２４は選択され
て“１”を出力する。

【００２８】また、ビットアキュムレータ１７において
は、（ａ7 ，ａ6 ）は（１，１）となるので、オア回路
３９からは“１”が出力される。これにより、記憶回路
３６は第１のタイミングで記憶データを所定の内部バス
ｂ1 に出力するので、アンド回路２６の入力端子には第
１のサイクル信号の出力タイミングでアンド回路２３か
らの“ｂ1 ”とビットアキュムレータ１７の記憶内容と
が入力するので、それらの論理和がアンド回路２６ひい
てはアンド回路２及びオア回路２９から出力される。

【００２９】続く第２のサイクル信号の出力タイミング
において、オア回路２９の出力は、第２サイクル信号に
同期して動作するクロックドインバータ３５の動作によ
り内部バスｂ1 に出力される。

【００３０】このとき、ａ7 は“１”であるので、ゲー
ト回路３７の動作により論理演算器１６からの出力は記
憶回路３６に出力されてここに保持される。

【００３１】以上の動作により、ｂａｎｄ命令による演
算結果がビットアキュムレータ１７に記憶される。

【００３２】尚、上記実施例では、ビット演算命令であ
るｂａｎｄ命令を実行する際の動作を説明したが、ｂｏ
ｒ命令を実行する際は論理演算器１６におけるオア回路
３２が選択されるので、上記動作と同様にしてｂｏｒ命
令を実行することができると共に、その他の命令でも、
同様な動作が行われる。

【００３３】上記構成のものによれば、ビットアキュム
レータ１７を他のワード系の演算処理結果を記憶する回
路から独立するように構成したので、ビットアキュムレ
ータとしてワード系の演算処理結果を記憶するためのキ
ャリーフラグを共用している従来例のものと違って、ビ
ット演算プログラムの実行中にワード系の演算命令プロ
グラムを実行することによりキャリーフラグを変化させ
てしまった場合であっても、前処理を何ら実行すること
なくビット演算プログラムを再開することができる。

【００３４】また、本実施例では、従来からマイクロプ
ロセッサに設けられている論理演算器１６にクロックド
インバータ２７，３３及び３５を追加することで実施す
ることができるので、ビット演算命令のための演算器を
別個に設ける構成に比べて、設計変更は容易である。

【００３５】さらに、ビットアキュムレータ１７が設け
られたステータスレジスタ１３は、割込命令或いはサブ
ルーチンコール等の処理フローの変更操作時にはデータ
記憶部２に自動的にスタックされるので、割込命令或い
はサブルーチンコールを実行する際に、何ら特別の処理
を行うことなくビット演算命令の中断若しくは再開が可
能である。従って、ビットアキュムレータ１７の内容退
避及び復帰が不要となり、プログラマの設計負担が軽減
されるばかりでなく、プログラム量が大幅に減少するの
で、命令記憶部１の容量を減少することができると共
に、動作速度の向上を図ることができる。

【００３６】

【発明の効果】以上の説明から明らかなように、本発明
のマイクロプロセッサによれば、以下の効果を奏する。

【００３７】請求項１記載のものによれば、ビット演算
命令による演算結果を記憶するためのビットアキュムレ
ータを簡単な構成の追加で設けるようにしたので、ハー
ドウェアを大幅に設計変更することなく、プログラムの
実行速度を高めることができると共にプログラムサイズ
を縮小することができる。

【００３８】請求項２記載のものによれば、ビットアキ
ュムレータをステータスレジスタ内に設けるようにした
ので、ビットアキュムレータの内容退避及び復帰が不要
となる。

【図面の簡単な説明】

【図１】本発明の一実施例における要部を示す論理回路
図

【図２】全体の概略図

【図３】処理部を示すブロック図

【図４】演算処理部及びステータスレジスタの要部を示
すブロック図

【符号の説明】

１は命令記憶部、２はデータ記憶部、６はフェッチ・デ
コード部、１５は入力ビットセレクタ、１６は論理演算
器、１７はビットアキュムレータである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 我妻 秀治 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 湯野沢 義則 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令記憶部に記憶されたビット演算命令
   を含む各種命令を解読して各種制御信号を順次出力する
   命令フェッチ・デコード部と、 この命令フェッチ・デコード部が解読したビット演算命
   令が指示するレジスタ若しくはデータ記憶部の記憶デー
   タを入力するように設けられ、その記憶データのうちか
   ら所定のビットを選択して出力する入力ビットセレクタ
   と、 第１のタイミングで記憶データを出力すると共に第２の
   タイミングで入力データを記憶するビットアキュムレー
   タと、 予め設けられた論理演算回路のうちから前記命令フェッ
   チ・デコード部が解読したビット演算命令に対応した論
   理演算回路を選択するように設けられ、選択した論理演
   算回路により前記第１のタイミングで前記入力ビットセ
   レクタ及びビットアキュムレータから出力されたデータ
   を論理演算すると共に前記第２のタイミングでその論理
   演算結果を出力する論理演算器とを備えたことを特徴と
   するマイクロプロセッサ。
2. 【請求項２】 前記ビットアキュムレータは、ステータ
   スレジスタ内に設けられていることを特徴とする請求項
   １記載のマイクロプロセッサ。