JPH04280334A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
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- JPH04280334A JPH04280334A JP3043859A JP4385991A JPH04280334A JP H04280334 A JPH04280334 A JP H04280334A JP 3043859 A JP3043859 A JP 3043859A JP 4385991 A JP4385991 A JP 4385991A JP H04280334 A JPH04280334 A JP H04280334A
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- 241001323319 Psen Species 0.000 abstract description 16
- 238000007792 addition Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、１個のチップの中に中
央処理装置（ＣＰＵ）の他、メモリ等が搭載されたワン
チップマイクロコンピュータ、特にメモリ空間がプログ
ラム用とデータ用に分離されているワンチップマイクロ
コンピュータ（以下、１チップマイコンという）に関す
るものである。
央処理装置（ＣＰＵ）の他、メモリ等が搭載されたワン
チップマイクロコンピュータ、特にメモリ空間がプログ
ラム用とデータ用に分離されているワンチップマイクロ
コンピュータ（以下、１チップマイコンという）に関す
るものである。
【０００２】
【従来の技術】従来、この種の分野の技術としては、「
日経データプロ・マイクロプロセッサ、製品概要レポー
ト、ＯＬＭＳ６６Ｋシリーズ」（１９９０−５）Ｐ．１
０１−１０５に記載されるものがあった。通常、１チッ
プマイコンでは、単一のメモリ空間を有しプログラムと
データが同一のメモリ空間に設けられるものと、上記文
献に開示された１チップマイコンのようにメモリ空間が
プログラム用のプログラム・メモリ空間及びデータ用の
データ・メモリ空間に分離されているものとの、２つの
タイプがある。メモリ空間を表す図２に示すように、後
者の分離タイプの１チップマイコンは、該１チップマイ
コンが実行する命令と書換え不要の固定データとがプロ
グラム・メモリ空間に格納され、書換えを要する変数デ
ータがデータ・メモリ空間に格納されている。この種の
分離タイプの１チップマイコンでは、メモリ空間が分離
されているため、■書換え可能な変数データ等を命令と
して取り込んでしまって誤った命令を実行するようなこ
とがない、■単一のメモリ空間を持つ１チップマイコン
と比較して、プログラム・メモリ空間及びデータ・メモ
リ空間を合わせて２倍の広さのメモリ空間を設けること
が可能である等の特徴を有しており、その構成例が図３
に示されている。
日経データプロ・マイクロプロセッサ、製品概要レポー
ト、ＯＬＭＳ６６Ｋシリーズ」（１９９０−５）Ｐ．１
０１−１０５に記載されるものがあった。通常、１チッ
プマイコンでは、単一のメモリ空間を有しプログラムと
データが同一のメモリ空間に設けられるものと、上記文
献に開示された１チップマイコンのようにメモリ空間が
プログラム用のプログラム・メモリ空間及びデータ用の
データ・メモリ空間に分離されているものとの、２つの
タイプがある。メモリ空間を表す図２に示すように、後
者の分離タイプの１チップマイコンは、該１チップマイ
コンが実行する命令と書換え不要の固定データとがプロ
グラム・メモリ空間に格納され、書換えを要する変数デ
ータがデータ・メモリ空間に格納されている。この種の
分離タイプの１チップマイコンでは、メモリ空間が分離
されているため、■書換え可能な変数データ等を命令と
して取り込んでしまって誤った命令を実行するようなこ
とがない、■単一のメモリ空間を持つ１チップマイコン
と比較して、プログラム・メモリ空間及びデータ・メモ
リ空間を合わせて２倍の広さのメモリ空間を設けること
が可能である等の特徴を有しており、その構成例が図３
に示されている。
【０００３】図３は、従来のメモリ空間分離タイプにお
ける１チップマイコンの一構成例を示す構成図である。 この１チップマイコン１１はアドレス出力用のアドレス
端子Ａ０〜Ａ１５及びデータ出力用のデータ端子Ｄ０〜
Ｄ７を有し、そのアドレス端子Ａ０〜Ａ１５及びデータ
端子Ｄ０〜Ｄ７が、アドレスバス１１ａ及びデータバス
１１ｂを介してプログラムメモリ１２及びデータメモリ
１３にそれぞれ接続されている。プログラムメモリ１２
及びデータメモリ１３には、上述したプログラム・メモ
リ空間及びデータ・メモリ空間がそれぞれ設けられてい
る。さらに、１チップマイコン１１から出力されるリー
ドストローブ信号ＰＳＥＮがプログラムメモリ１２の出
力イネーブル端子ＯＥに接続され、リードストローブ信
号ＲＤ及びライトストローブ信号ＷＲがデータメモリ１
３の出力イネーブル端子ＯＥ及び書込みイネーブル端子
ＷＥにそれぞれ接続されている。これらアドレスバス１
１ａ、データバス１１ｂ、リードストローブ信号ＰＳＥ
Ｎ、リードストローブ信号ＲＤ及びライトストローブ信
号ＷＲが、１チップマイコン１１とプログラムメモリ１
２及びデータメモリ１３とのインターフェイスとして機
能している。
ける１チップマイコンの一構成例を示す構成図である。 この１チップマイコン１１はアドレス出力用のアドレス
端子Ａ０〜Ａ１５及びデータ出力用のデータ端子Ｄ０〜
Ｄ７を有し、そのアドレス端子Ａ０〜Ａ１５及びデータ
端子Ｄ０〜Ｄ７が、アドレスバス１１ａ及びデータバス
１１ｂを介してプログラムメモリ１２及びデータメモリ
１３にそれぞれ接続されている。プログラムメモリ１２
及びデータメモリ１３には、上述したプログラム・メモ
リ空間及びデータ・メモリ空間がそれぞれ設けられてい
る。さらに、１チップマイコン１１から出力されるリー
ドストローブ信号ＰＳＥＮがプログラムメモリ１２の出
力イネーブル端子ＯＥに接続され、リードストローブ信
号ＲＤ及びライトストローブ信号ＷＲがデータメモリ１
３の出力イネーブル端子ＯＥ及び書込みイネーブル端子
ＷＥにそれぞれ接続されている。これらアドレスバス１
１ａ、データバス１１ｂ、リードストローブ信号ＰＳＥ
Ｎ、リードストローブ信号ＲＤ及びライトストローブ信
号ＷＲが、１チップマイコン１１とプログラムメモリ１
２及びデータメモリ１３とのインターフェイスとして機
能している。
【０００４】プログラムメモリ１２中の例えば加算命令
や減算命令を読み出す場合、先ず、アドレス端子Ａ０〜
Ａ１５からアドレスバス１１ａへ、１チップマイコン１
１内部のプログラムカウンタに保持されていたアドレス
が出力され、それと同時に、１チップマイコン１１から
プログラムメモリ１２へリードストローブ信号ＰＳＥＮ
が出力される。その結果、アドレスバス１１ａを介して
伝搬されてきたアドレスによって指定される命令情報が
プログラムメモリ１２から読み出され、データバス１１
ｂを介して１チップマイコンへ送り込まれる。
や減算命令を読み出す場合、先ず、アドレス端子Ａ０〜
Ａ１５からアドレスバス１１ａへ、１チップマイコン１
１内部のプログラムカウンタに保持されていたアドレス
が出力され、それと同時に、１チップマイコン１１から
プログラムメモリ１２へリードストローブ信号ＰＳＥＮ
が出力される。その結果、アドレスバス１１ａを介して
伝搬されてきたアドレスによって指定される命令情報が
プログラムメモリ１２から読み出され、データバス１１
ｂを介して１チップマイコンへ送り込まれる。
【０００５】データメモリ１３中の変数データを加算命
令や減算命令などの命令のオペランド（命令実行の際に
使用されるデータや情報）として読出す場合は、該処理
の命令のオペランドを指定する実効アドレスをアドレス
端子Ａ０〜Ａ１５から出力し、併せてリードストローブ
信号ＲＤをデータメモリ１３へ出力する。前記変数デー
タを書換える場合は、ライトストローブ信号ＷＲをデー
タメモリ１３へ出力するようにしている。
令や減算命令などの命令のオペランド（命令実行の際に
使用されるデータや情報）として読出す場合は、該処理
の命令のオペランドを指定する実効アドレスをアドレス
端子Ａ０〜Ａ１５から出力し、併せてリードストローブ
信号ＲＤをデータメモリ１３へ出力する。前記変数デー
タを書換える場合は、ライトストローブ信号ＷＲをデー
タメモリ１３へ出力するようにしている。
【０００６】さらに、この１チップマイコンは、プログ
ラムメモリ１２中の格納された固定データを命令のオペ
ランドとして読み出すためのムーブコード命令（以下、
ＭＯＶＣ命令という）を備えている。この命令が実行さ
れると、オペランドを指定する実効アドレスがアドレス
端子Ａ０〜Ａ１５から出力されると共に、リードストロ
ーブ信号ＰＳＥＮがプログラムメモリ１２へ出力され、
所定の固定データがオペランドとして読み出される。こ
うして、ＭＯＶＣ命令を用いることにより、プログラム
メモリ１２の使用効率の向上を図っていた。
ラムメモリ１２中の格納された固定データを命令のオペ
ランドとして読み出すためのムーブコード命令（以下、
ＭＯＶＣ命令という）を備えている。この命令が実行さ
れると、オペランドを指定する実効アドレスがアドレス
端子Ａ０〜Ａ１５から出力されると共に、リードストロ
ーブ信号ＰＳＥＮがプログラムメモリ１２へ出力され、
所定の固定データがオペランドとして読み出される。こ
うして、ＭＯＶＣ命令を用いることにより、プログラム
メモリ１２の使用効率の向上を図っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の１チップマイコンでは、プログラムメモリ１２中の
固定データを命令のオペランドとして読み出す際に、該
固定データを加算命令や減算命令などのソースオペラン
ドとして直接指定できないので、一旦、ＭＯＶＣ命令を
実行して固定データを１チップマイコン１１内部に読込
んだ後、さらに加算命令や減算命令などを実行し、読み
込まれた固定データを使用して加算や減算などの処理を
行う必要があった。そのため、処理を行うプログラムの
ステップ数が増加してプログラムの実行時間が増大する
という問題があった。本発明は前記従来技術の持ってい
た課題として、プログラムの実行時間が増大するという
点について解決した１チップマイコンを提供するもので
ある。
成の１チップマイコンでは、プログラムメモリ１２中の
固定データを命令のオペランドとして読み出す際に、該
固定データを加算命令や減算命令などのソースオペラン
ドとして直接指定できないので、一旦、ＭＯＶＣ命令を
実行して固定データを１チップマイコン１１内部に読込
んだ後、さらに加算命令や減算命令などを実行し、読み
込まれた固定データを使用して加算や減算などの処理を
行う必要があった。そのため、処理を行うプログラムの
ステップ数が増加してプログラムの実行時間が増大する
という問題があった。本発明は前記従来技術の持ってい
た課題として、プログラムの実行時間が増大するという
点について解決した１チップマイコンを提供するもので
ある。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、命令及び固定データが格納されたプログ
ラム・メモリ空間と、前記プログラム・メモリ空間と分
離され変数データを格納するデータ・メモリ空間とを有
し、前記プログラム・メモリ空間及びデータ・メモリ空
間からの読出し情報により前記命令を実行する１チップ
マイコンにおいて、次のような手段を講じたものである
。即ち、所定のフラグデータが書き込まれた状態フラグ
と、前記変数データをオペランドとして読み出す命令の
実行時に、前記フラグデータに応じて、前記固定データ
または前記変数データのいずれか一方を前記オペランド
として読出す切換読出し回路とを、設けたものである。
決するために、命令及び固定データが格納されたプログ
ラム・メモリ空間と、前記プログラム・メモリ空間と分
離され変数データを格納するデータ・メモリ空間とを有
し、前記プログラム・メモリ空間及びデータ・メモリ空
間からの読出し情報により前記命令を実行する１チップ
マイコンにおいて、次のような手段を講じたものである
。即ち、所定のフラグデータが書き込まれた状態フラグ
と、前記変数データをオペランドとして読み出す命令の
実行時に、前記フラグデータに応じて、前記固定データ
または前記変数データのいずれか一方を前記オペランド
として読出す切換読出し回路とを、設けたものである。
【０００９】また、前記プログラム・メモリ空間とデー
タ・メモリ空間とは、第１と第２のリードストローブ信
号とにより前記読出し情報をそれぞれ出力する構成にし
、前記切換読出し回路は、前記フラグデータに基づき前
記第１及び第２のリードストローブ信号の出力状態を切
換え、該切換え結果に応じて前記固定データまたは前記
変数データのいずれか一方を読出す構成にしてもよい。
タ・メモリ空間とは、第１と第２のリードストローブ信
号とにより前記読出し情報をそれぞれ出力する構成にし
、前記切換読出し回路は、前記フラグデータに基づき前
記第１及び第２のリードストローブ信号の出力状態を切
換え、該切換え結果に応じて前記固定データまたは前記
変数データのいずれか一方を読出す構成にしてもよい。
【００１０】
【作用】本発明は、以上のように１チップマイコンを構
成したので、切換読出し回路により、状態フラグに書き
込まれたフラグデータの例えば論理“１”または“０”
の論理値に対応して、第１及び第２のリードストローブ
信号の出力状態が切換えられる。すると、データ・メモ
リ空間中の変数データをソースオペランドとして読み出
す命令の実行時に、例えばフラグデータが“１”となっ
ていれば、データ・メモリ空間への第２のリードストロ
ーブ信号の出力が禁止され、プログラム・メモリ空間へ
の第１のリードストローブ信号が出力される。そのため
、フラグデータが“１”のときには固定データが読み出
され、“０”のときには変数データが読み出される。 これにより、従来のように、特別なＭＯＶＣ命令等を用
いなくとも、固定データを加算命令や減算命令などのソ
ースオペランドとして直接指定できる。したがって、前
記課題を解決できるのである。
成したので、切換読出し回路により、状態フラグに書き
込まれたフラグデータの例えば論理“１”または“０”
の論理値に対応して、第１及び第２のリードストローブ
信号の出力状態が切換えられる。すると、データ・メモ
リ空間中の変数データをソースオペランドとして読み出
す命令の実行時に、例えばフラグデータが“１”となっ
ていれば、データ・メモリ空間への第２のリードストロ
ーブ信号の出力が禁止され、プログラム・メモリ空間へ
の第１のリードストローブ信号が出力される。そのため
、フラグデータが“１”のときには固定データが読み出
され、“０”のときには変数データが読み出される。 これにより、従来のように、特別なＭＯＶＣ命令等を用
いなくとも、固定データを加算命令や減算命令などのソ
ースオペランドとして直接指定できる。したがって、前
記課題を解決できるのである。
【００１１】
【実施例】図１は本発明の実施例を示す１チップマイコ
ンの要部構成図、図４は本発明の実施例を示す１チップ
マイコンの概略構成図である。図４において、この１チ
ップマイコンは、ＣＰＵ、内部メモリ、及びＩ／Ｏ（入
出力）部が１個のチップの中に形成されており、これら
が内部データバス５０を介して相互に接続されている。 ＣＰＵは、マイコン全体の動作を制御するもので、プロ
グラムカウンタ５３、スタックポインタ５４、インスト
ラクションレジスタ５５、ＰＬＡ５６、アキュームレー
タ５７、レジスタ５８、ＡＬＵ５９、及びデータポイン
タ６０等を備えている。内部メモリは、所定の命令が格
納された内部プログラムメモリのＲＯＭ５１及び内部デ
ータメモリであるＲＡＭ５２で構成されている。
ンの要部構成図、図４は本発明の実施例を示す１チップ
マイコンの概略構成図である。図４において、この１チ
ップマイコンは、ＣＰＵ、内部メモリ、及びＩ／Ｏ（入
出力）部が１個のチップの中に形成されており、これら
が内部データバス５０を介して相互に接続されている。 ＣＰＵは、マイコン全体の動作を制御するもので、プロ
グラムカウンタ５３、スタックポインタ５４、インスト
ラクションレジスタ５５、ＰＬＡ５６、アキュームレー
タ５７、レジスタ５８、ＡＬＵ５９、及びデータポイン
タ６０等を備えている。内部メモリは、所定の命令が格
納された内部プログラムメモリのＲＯＭ５１及び内部デ
ータメモリであるＲＡＭ５２で構成されている。
【００１２】ここで、プログラムカウンタ５３は、例え
ば１６ビット長で構成され、ＲＯＭ５１等に格納されて
いる命令を逐次指定するアドレスを記憶するカウンタで
あり、ジャンプ、コール、割込み、及びシステムリセッ
ト等の命令実行の流れが変化する時に内部データバス５
０に乗せられているアドレスを取り込む機能を有する。 インストラクションレジスタ５５は、ＲＯＭ５１等から
読み出された命令を内部データバス５０から取り込むも
のである。さらに、ＰＬＡ５６は、インストラクション
レジスタ５５に保持されている命令に基づき、マイコン
内部の各回路を制御する信号群を出力する機能を有し、
アキュームレータ５７とレジスタ５８は、内部データバ
ス５０からデータを取り込み、データの一時格納に用い
られる回路である。ＡＬＵ５９は、アキュームレータ５
７とレジスタ５８に保持されているデータの演算を行い
、その演算結果を内部データバス５０に出力する回路で
ある。データポインタ６０は、内部データバス５０から
データを取り込みＲＡＭ５２へアドレスを与える機能を
有する。
ば１６ビット長で構成され、ＲＯＭ５１等に格納されて
いる命令を逐次指定するアドレスを記憶するカウンタで
あり、ジャンプ、コール、割込み、及びシステムリセッ
ト等の命令実行の流れが変化する時に内部データバス５
０に乗せられているアドレスを取り込む機能を有する。 インストラクションレジスタ５５は、ＲＯＭ５１等から
読み出された命令を内部データバス５０から取り込むも
のである。さらに、ＰＬＡ５６は、インストラクション
レジスタ５５に保持されている命令に基づき、マイコン
内部の各回路を制御する信号群を出力する機能を有し、
アキュームレータ５７とレジスタ５８は、内部データバ
ス５０からデータを取り込み、データの一時格納に用い
られる回路である。ＡＬＵ５９は、アキュームレータ５
７とレジスタ５８に保持されているデータの演算を行い
、その演算結果を内部データバス５０に出力する回路で
ある。データポインタ６０は、内部データバス５０から
データを取り込みＲＡＭ５２へアドレスを与える機能を
有する。
【００１３】一方、Ｉ／Ｏ部は、１チップマイコンを外
部ディバイス等と接続するためのものであり、図示しな
い複数のＩ／Ｏポートの他、バスインターフェイス６１
等を備えている。このバスインターフェイス６１の入力
側は、内部データバス５０及びプログラムカウンタ５３
に接続され、その出力側のアドレス端子ＡＯ〜Ａ１５及
びデータ端子Ｄ０〜Ｄ７が、例えば１６本のアドレスバ
ス６１ｂ及び８本のデータバス６１ｃを介して１チップ
マイコン外部に設けられた外部プログラムメモリ６２及
び外部データメモリ６３にそれぞれ接続されている。外
部プログラムメモリ６２のメモリ空間には、加算命令や
減算命令等の命令と書換え不要の固定データＰＫとが格
納されたプログラム・メモリ空間が設けられ、外部デー
タメモリ６３のメモリ空間には、書換えが必要となる変
数データＤＤが格納されたデータ・メモリ空間が設けら
れている。なお、外部プログラムメモリ６２の固定デー
タＰＫは、外部データメモリ６３中の変数データＤＤと
同一のアドレス値で指定されている。さらに、バスイン
ターフェイス６１から出力されるリードストローブ信号
ＰＳＥＮ（第１のリードストローブ信号）が外部プログ
ラムメモリ６２の出力イネーブル端子ＯＥに接続され、
リードストローブ信号ＲＤ（第２のリードストローブ信
号）及びデータ書込み用のライトストローブ信号ＷＲが
外部データメモリ６３の出力イネーブル端子ＯＥ及び書
込みイネーブル端子ＷＥにそれぞれ接続されている。こ
のように、外部プログラムメモリ６２及び外部データメ
モリ６３と接続されるバスインターフェイス６１の構成
例が図１に示されている。
部ディバイス等と接続するためのものであり、図示しな
い複数のＩ／Ｏポートの他、バスインターフェイス６１
等を備えている。このバスインターフェイス６１の入力
側は、内部データバス５０及びプログラムカウンタ５３
に接続され、その出力側のアドレス端子ＡＯ〜Ａ１５及
びデータ端子Ｄ０〜Ｄ７が、例えば１６本のアドレスバ
ス６１ｂ及び８本のデータバス６１ｃを介して１チップ
マイコン外部に設けられた外部プログラムメモリ６２及
び外部データメモリ６３にそれぞれ接続されている。外
部プログラムメモリ６２のメモリ空間には、加算命令や
減算命令等の命令と書換え不要の固定データＰＫとが格
納されたプログラム・メモリ空間が設けられ、外部デー
タメモリ６３のメモリ空間には、書換えが必要となる変
数データＤＤが格納されたデータ・メモリ空間が設けら
れている。なお、外部プログラムメモリ６２の固定デー
タＰＫは、外部データメモリ６３中の変数データＤＤと
同一のアドレス値で指定されている。さらに、バスイン
ターフェイス６１から出力されるリードストローブ信号
ＰＳＥＮ（第１のリードストローブ信号）が外部プログ
ラムメモリ６２の出力イネーブル端子ＯＥに接続され、
リードストローブ信号ＲＤ（第２のリードストローブ信
号）及びデータ書込み用のライトストローブ信号ＷＲが
外部データメモリ６３の出力イネーブル端子ＯＥ及び書
込みイネーブル端子ＷＥにそれぞれ接続されている。こ
のように、外部プログラムメモリ６２及び外部データメ
モリ６３と接続されるバスインターフェイス６１の構成
例が図１に示されている。
【００１４】図１において、バスインターフェイス６１
は、バスコントローラ６１ａを備え、そのバスコントロ
ーラ６１ａが、アドレスバス６１ｂ及びデータバス６１
ｃを介して外部プログラムメモリ６２及び外部データメ
モリ６３にそれぞれ接続されている。バスコントローラ
６１ａは、プログラムカウンタ５３中のアドレス或いは
命令のオペランドを指定する実効アドレスを受け取り、
それらアドレスをアドレスバス６１ｂを介して外部プロ
グラムメモリ６２及び外部データメモリ６３に与える機
能の他、ライトストローブ信号ＷＲを外部データメモリ
６３の書込みイネーブル端子ＷＥへ送出する機能を有す
る。
は、バスコントローラ６１ａを備え、そのバスコントロ
ーラ６１ａが、アドレスバス６１ｂ及びデータバス６１
ｃを介して外部プログラムメモリ６２及び外部データメ
モリ６３にそれぞれ接続されている。バスコントローラ
６１ａは、プログラムカウンタ５３中のアドレス或いは
命令のオペランドを指定する実効アドレスを受け取り、
それらアドレスをアドレスバス６１ｂを介して外部プロ
グラムメモリ６２及び外部データメモリ６３に与える機
能の他、ライトストローブ信号ＷＲを外部データメモリ
６３の書込みイネーブル端子ＷＥへ送出する機能を有す
る。
【００１５】また、バスインターフェイス６１には、フ
リップフロップ（以下、ＦＦという）等で構成された状
態フラグ６１ｄが設けられており、この状態フラグ６１
ｄには１チップマイコンの所定命令の実行により、論理
“０”あるいは論理“１”（以下、単に“０”、“１”
という）のフラグデータＦＤが書き込まれるようになっ
ている。状態フラグ６１ｄの出力側Ｑは、インバータ６
１ｅを介して２入力ＯＲゲート６１ｆの第１入力側に接
続され、そのＯＲゲート６１ｆの第２入力側がリード信
号Ｓ１に接続されている。そのうえ、ＯＲゲート６１ｆ
の出力側が２入力ＡＮＤゲート６１ｇの第１入力側に、
ＡＮＤゲート６１ｇの第２入力側がリード信号Ｓ２にそ
れぞれ接続され、そのＡＮＤゲート６１ｇの出力側から
外部プログラムメモリ６２の出力イネーブル端子ＯＥへ
リードストローブ信号ＰＳＥＮが出力されるようになっ
ている。さらに、状態フラグ６１ｄの出力側ＱがＯＲゲ
ート６１ｈの第１入力側に接続され、ＯＲゲート６１ｈ
の第２入力側がリード信号Ｓ１に接続されている。この
ＯＲゲート６１ｈの出力側からは、外部データメモリ６
３の出力イネーブル端子ＯＥへリードストローブ信号Ｒ
Ｄが送出されるようになっている。そして、これらイン
バータ６１ｅ、ＯＲゲート６１ｆ、ＡＮＤゲート６１ｇ
、及びＯＲゲート６１ｈで切換読出し回路が構成されて
いる。
リップフロップ（以下、ＦＦという）等で構成された状
態フラグ６１ｄが設けられており、この状態フラグ６１
ｄには１チップマイコンの所定命令の実行により、論理
“０”あるいは論理“１”（以下、単に“０”、“１”
という）のフラグデータＦＤが書き込まれるようになっ
ている。状態フラグ６１ｄの出力側Ｑは、インバータ６
１ｅを介して２入力ＯＲゲート６１ｆの第１入力側に接
続され、そのＯＲゲート６１ｆの第２入力側がリード信
号Ｓ１に接続されている。そのうえ、ＯＲゲート６１ｆ
の出力側が２入力ＡＮＤゲート６１ｇの第１入力側に、
ＡＮＤゲート６１ｇの第２入力側がリード信号Ｓ２にそ
れぞれ接続され、そのＡＮＤゲート６１ｇの出力側から
外部プログラムメモリ６２の出力イネーブル端子ＯＥへ
リードストローブ信号ＰＳＥＮが出力されるようになっ
ている。さらに、状態フラグ６１ｄの出力側ＱがＯＲゲ
ート６１ｈの第１入力側に接続され、ＯＲゲート６１ｈ
の第２入力側がリード信号Ｓ１に接続されている。この
ＯＲゲート６１ｈの出力側からは、外部データメモリ６
３の出力イネーブル端子ＯＥへリードストローブ信号Ｒ
Ｄが送出されるようになっている。そして、これらイン
バータ６１ｅ、ＯＲゲート６１ｆ、ＡＮＤゲート６１ｇ
、及びＯＲゲート６１ｈで切換読出し回路が構成されて
いる。
【００１６】次に、以上のように構成される１チップマ
イコンの動作（Ａ），（Ｂ）を図５及び図６を参照しつ
つ説明する。なお、図５はフラグデータＦＤが“０”の
場合の図１のタイムチャートであり、図６はフラグデー
タＦＤが“１”の場合の図１のタイムチャートである。 （Ａ）フラグデータＦＤが“０”の場合の動作図５にお
いて、プログラムカウンタ５３中のアドレスが外部プロ
グラムメモリ６２を指定する番地となって、命令の読出
しサイクルが開始されると、外部プログラムメモリ６２
がアクセスがされる。先ず、プログラムカウンタ５３に
保持されているアドレスがバスコントローラ６１ａから
アドレスバス６１ｂを介して外部プログラムメモリ６２
へ送出される。それと同時に、バスコントローラ６１ａ
から“０”のリード信号Ｓ２も送出される。この時、状
態フラグ６１ｄには“０”のフラグデリータＦＤが書き
込まれているので、インバータ６１ｅの出力は“１”と
なり、ＯＲゲート６１ｆの出力、即ちＡＮＤゲート６１
ｇの第１入力側は“１”となる。従って、外部プログラ
ムメモリ６２へのリード信号Ｓ２は、ＡＮＤゲート６１
ｇを介して“０”のリードストローブ信号ＰＳＥＮとし
て外部プログラムメモリ６２に与えられる。
イコンの動作（Ａ），（Ｂ）を図５及び図６を参照しつ
つ説明する。なお、図５はフラグデータＦＤが“０”の
場合の図１のタイムチャートであり、図６はフラグデー
タＦＤが“１”の場合の図１のタイムチャートである。 （Ａ）フラグデータＦＤが“０”の場合の動作図５にお
いて、プログラムカウンタ５３中のアドレスが外部プロ
グラムメモリ６２を指定する番地となって、命令の読出
しサイクルが開始されると、外部プログラムメモリ６２
がアクセスがされる。先ず、プログラムカウンタ５３に
保持されているアドレスがバスコントローラ６１ａから
アドレスバス６１ｂを介して外部プログラムメモリ６２
へ送出される。それと同時に、バスコントローラ６１ａ
から“０”のリード信号Ｓ２も送出される。この時、状
態フラグ６１ｄには“０”のフラグデリータＦＤが書き
込まれているので、インバータ６１ｅの出力は“１”と
なり、ＯＲゲート６１ｆの出力、即ちＡＮＤゲート６１
ｇの第１入力側は“１”となる。従って、外部プログラ
ムメモリ６２へのリード信号Ｓ２は、ＡＮＤゲート６１
ｇを介して“０”のリードストローブ信号ＰＳＥＮとし
て外部プログラムメモリ６２に与えられる。
【００１７】外部プログラムメモリ６２がリードストロ
ーブ信号ＰＳＥＮを受けると、前記アドレスによって指
定された番地の命令ＰＤが外部プログラムメモリ６２か
ら読み出され、データバス６１ｃを介してバスコントロ
ーラ６１ａに供給される。その後、読み出された命令Ｐ
Ｄは、内部データバス５０を介してレジスタ５５に送ら
れ、ＰＬＡ５６でデコードされて実行される。
ーブ信号ＰＳＥＮを受けると、前記アドレスによって指
定された番地の命令ＰＤが外部プログラムメモリ６２か
ら読み出され、データバス６１ｃを介してバスコントロ
ーラ６１ａに供給される。その後、読み出された命令Ｐ
Ｄは、内部データバス５０を介してレジスタ５５に送ら
れ、ＰＬＡ５６でデコードされて実行される。
【００１８】また、図示しないアドレスレジスタ等のア
ドレス値が命令のオペランドを指定する実効アドレスと
なるオペランド読出しサイクル時では、外部データメモ
リ６３がアクセスされる。先ず、アドレスレジスタ等に
保持されている実効アドレスがバスコントローラ６１ａ
からアドレスバス６１ｂを介して外部データメモリ６３
へ送出される。これと同時に、バスコントローラ６１ａ
から“０”のリード信号Ｓ１が送出される。この時も、
状態フラグ６１ｄには“０”のフラグデリータＦＤが書
き込まれているので、ＯＲゲート６１ｈの出力が“０”
となる。従って、リード信号Ｓ１はＯＲゲート６１ｈを
介して“０”のリードストローブ信号ＲＤとして外部デ
ータメモリ６３に与えられる。
ドレス値が命令のオペランドを指定する実効アドレスと
なるオペランド読出しサイクル時では、外部データメモ
リ６３がアクセスされる。先ず、アドレスレジスタ等に
保持されている実効アドレスがバスコントローラ６１ａ
からアドレスバス６１ｂを介して外部データメモリ６３
へ送出される。これと同時に、バスコントローラ６１ａ
から“０”のリード信号Ｓ１が送出される。この時も、
状態フラグ６１ｄには“０”のフラグデリータＦＤが書
き込まれているので、ＯＲゲート６１ｈの出力が“０”
となる。従って、リード信号Ｓ１はＯＲゲート６１ｈを
介して“０”のリードストローブ信号ＲＤとして外部デ
ータメモリ６３に与えられる。
【００１９】外部データメモリ６３がリードストローブ
信号ＲＤを受けると、前記実効アドレスによって指定さ
れた番地のデータＤＤが読み出され、データバス６１ｃ
を介してバスコントローラ６１ａに供給される。その後
、読み出されたデータＤＤは内部データバス５０に乗せ
られ、レジスタ５８に保持された後、アキュームレータ
５７中のデータと共にＡＬＵ５９で演算処理される。
信号ＲＤを受けると、前記実効アドレスによって指定さ
れた番地のデータＤＤが読み出され、データバス６１ｃ
を介してバスコントローラ６１ａに供給される。その後
、読み出されたデータＤＤは内部データバス５０に乗せ
られ、レジスタ５８に保持された後、アキュームレータ
５７中のデータと共にＡＬＵ５９で演算処理される。
【００２０】（Ｂ）フラグデリータＦＤが“１”場合の
動作 図６において、命令の読出しサイクル時では、状態フラ
グ６１ｄに“１”のフラグデリータＦＤが書き込まれて
いるため、インバータ６１ｅの出力は“０”となってＯ
Ｒゲート６１ｆの第１入力側へ与えられる。しかし、Ｏ
Ｒゲート６１ｆの出力が“０”または“１”のいずれで
あっても、リード信号Ｓ２が“０”であるので、ＡＮＤ
ゲート６１ｇを介して“０”のリードストローブ信号Ｐ
ＳＥＮが外部プログラムメモリ６２に与えられる。その
結果、前述の動作（Ａ）と同様に、アドレスによって指
定された番地の命令ＰＤが読み出され、ＰＬＡ５６でデ
コードされて実行される。
動作 図６において、命令の読出しサイクル時では、状態フラ
グ６１ｄに“１”のフラグデリータＦＤが書き込まれて
いるため、インバータ６１ｅの出力は“０”となってＯ
Ｒゲート６１ｆの第１入力側へ与えられる。しかし、Ｏ
Ｒゲート６１ｆの出力が“０”または“１”のいずれで
あっても、リード信号Ｓ２が“０”であるので、ＡＮＤ
ゲート６１ｇを介して“０”のリードストローブ信号Ｐ
ＳＥＮが外部プログラムメモリ６２に与えられる。その
結果、前述の動作（Ａ）と同様に、アドレスによって指
定された番地の命令ＰＤが読み出され、ＰＬＡ５６でデ
コードされて実行される。
【００２１】次いで、オペランド読出しサイクル時では
、動作（Ａ）と同様にバスコントローラ６１ａから“０
”のリード信号Ｓ１が送出される一方、状態フラグ６１
ｄの出力側Ｑが“１”であるため、インバータ６１ｅを
介してＯＲゲート６１ｆの第１入力側には“０”が与え
られる。そのため、ＯＲゲート６１ｆの出力は“０”と
なり、ＡＮＤゲート６１ｇの出力側から“０”のリード
ストローブ信号ＰＳＥＮが外部プログラムメモリ６２へ
送出される。この時のアドレスバス６１ｂにおけるアド
レス値は、固定データＰＫが外部データメモリ６３中の
変数データＤＤと同一のアドレス値で指定されているの
で、動作（Ａ）のオペランド読出しサイクル時と同一の
値である。従って、該アドレスで指定される外部プログ
ラムメモリ６２中の固定データＰＫが、“０”のリード
ストローブ信号ＰＳＥＮによって読み出され、内部デー
タバス５０を介してアキュームレータ５７に格納される
。
、動作（Ａ）と同様にバスコントローラ６１ａから“０
”のリード信号Ｓ１が送出される一方、状態フラグ６１
ｄの出力側Ｑが“１”であるため、インバータ６１ｅを
介してＯＲゲート６１ｆの第１入力側には“０”が与え
られる。そのため、ＯＲゲート６１ｆの出力は“０”と
なり、ＡＮＤゲート６１ｇの出力側から“０”のリード
ストローブ信号ＰＳＥＮが外部プログラムメモリ６２へ
送出される。この時のアドレスバス６１ｂにおけるアド
レス値は、固定データＰＫが外部データメモリ６３中の
変数データＤＤと同一のアドレス値で指定されているの
で、動作（Ａ）のオペランド読出しサイクル時と同一の
値である。従って、該アドレスで指定される外部プログ
ラムメモリ６２中の固定データＰＫが、“０”のリード
ストローブ信号ＰＳＥＮによって読み出され、内部デー
タバス５０を介してアキュームレータ５７に格納される
。
【００２２】本実施例は、次のような利点を有している
。 （１）状態フラグ６１ｄに書き込まれたフラグデリータ
ＦＤの論理“１”または“０”の論理値に対応して、リ
ードストローブ信号ＰＳＥＮ及びリードストローブ信号
ＲＤの出力状態を切換えるようにしたので、外部データ
メモリ６３中の変数データＤＤを命令のソースオペラン
ドとして読み出す命令の実行時に、フラグデータが“１
”となっていれば、リードストローブ信号ＲＤの出力を
禁止してリードストローブ信号ＰＳＥＮを出力できる。 これにより、フラグデリータＦＤが“１”のときには外
部データメモリ６３中の固定データＰＫを読み出すこと
ができ、従来のように、特別なＭＯＶＣ命令等を用いな
くとも、固定データを加算命令や減算命令などのソース
オペランドとして直接指定できる。
。 （１）状態フラグ６１ｄに書き込まれたフラグデリータ
ＦＤの論理“１”または“０”の論理値に対応して、リ
ードストローブ信号ＰＳＥＮ及びリードストローブ信号
ＲＤの出力状態を切換えるようにしたので、外部データ
メモリ６３中の変数データＤＤを命令のソースオペラン
ドとして読み出す命令の実行時に、フラグデータが“１
”となっていれば、リードストローブ信号ＲＤの出力を
禁止してリードストローブ信号ＰＳＥＮを出力できる。 これにより、フラグデリータＦＤが“１”のときには外
部データメモリ６３中の固定データＰＫを読み出すこと
ができ、従来のように、特別なＭＯＶＣ命令等を用いな
くとも、固定データを加算命令や減算命令などのソース
オペランドとして直接指定できる。
【００２３】（２）所定命令によって状態フラグ６１ｄ
中のフラグデリータＦＤの論理値を変えるようにしたの
で、容易に、しかも簡単な回路構成でリードストローブ
信号ＰＳＥＮ及びリードストローブ信号ＲＤの出力状態
を切換えることが可能となる。なお、本発明は、図示の
実施例に限定されず、種々の変形が可能である。例えば
、その変形例として次のようなものがある。 （ａ）上記実施例では、リードストローブ信号ＰＳＥＮ
、及びリードストローブ信号ＲＤの“０”を活性化状態
としたが、その逆の“１”を活性化状態とするように切
換読出し回路を構成してもよい。
中のフラグデリータＦＤの論理値を変えるようにしたの
で、容易に、しかも簡単な回路構成でリードストローブ
信号ＰＳＥＮ及びリードストローブ信号ＲＤの出力状態
を切換えることが可能となる。なお、本発明は、図示の
実施例に限定されず、種々の変形が可能である。例えば
、その変形例として次のようなものがある。 （ａ）上記実施例では、リードストローブ信号ＰＳＥＮ
、及びリードストローブ信号ＲＤの“０”を活性化状態
としたが、その逆の“１”を活性化状態とするように切
換読出し回路を構成してもよい。
【００２４】（ｂ）状態フラグ６１ｄは、“１”または
“０”のフラグデータＦＤが格納できればよく、例えば
ＲＳ−ＦＦの他、遅延型ＦＦ等で構成してもよい。
“０”のフラグデータＦＤが格納できればよく、例えば
ＲＳ−ＦＦの他、遅延型ＦＦ等で構成してもよい。
【００２５】（ｃ）上記実施例では、外部プログラムメ
モリ６２及び外部データメモリ６３に本発明の方式を適
用したが、内部メモリのＲＯＭ５１やＲＡＭ５２に適用
することも可能である。
モリ６２及び外部データメモリ６３に本発明の方式を適
用したが、内部メモリのＲＯＭ５１やＲＡＭ５２に適用
することも可能である。
【００２６】（ｄ）フラグデリータＦＤの“０”で固定
データＰＫを読み出すようにしてもよい。
データＰＫを読み出すようにしてもよい。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、変数データをオペランドとして読み出す命令の実
行時に、切換読出し回路により、状態フラグ中に書き込
まれたフラグデータに応じ、命令のオペランドとして固
定データまたは変数データのいずれか一方を読出すよう
にしたので、従来のように、特別なＭＯＶＣ命令等を用
いなくとも、プログラム・メモリ空間中の固定データを
加算命令や減算命令などのソースオペランドとして直接
指定できる。これにより、ＭＯＶＣ命令を実行する分の
プログラムステップ数が減少でき、プログラム実行時間
の短縮化が図れる。
れば、変数データをオペランドとして読み出す命令の実
行時に、切換読出し回路により、状態フラグ中に書き込
まれたフラグデータに応じ、命令のオペランドとして固
定データまたは変数データのいずれか一方を読出すよう
にしたので、従来のように、特別なＭＯＶＣ命令等を用
いなくとも、プログラム・メモリ空間中の固定データを
加算命令や減算命令などのソースオペランドとして直接
指定できる。これにより、ＭＯＶＣ命令を実行する分の
プログラムステップ数が減少でき、プログラム実行時間
の短縮化が図れる。
【図１】本発明の実施例を示す１チップマイコンの要部
構成図である。
構成図である。
【図２】メモリ空間を示す図である。
【図３】従来のメモリ空間分離タイプにおける１チップ
マイコンの一構成例を示す構成図である。
マイコンの一構成例を示す構成図である。
【図４】本発明の実施例を示す１チップマイコンの概略
構成図である。
構成図である。
【図５】図１のタイムチャートである。
【図６】図１の他のタイムチャートである。
６１ バスインターフェイス
６２ 外部プログラムメモリ
６３ 外部データメモリ
６１ａ バスコントローラ
６１ｂ アドレスバス
６１ｃ データバス
６１ｄ 状態フラグ
６１ｅ インバータ
６１ｆ ＯＲゲート
６１ｇ ＡＮＤゲート
６１ｈ ＯＲゲート
ＰＳＥＮ リードストローブ信号
ＲＤ リードストローブ信号
Claims (2)
- 【請求項１】 命令及び固定データが格納されたプロ
グラム・メモリ空間と、前記プログラム・メモリ空間と
分離され変数データを格納するデータ・メモリ空間とを
有し、前記プログラム・メモリ空間及びデータ・メモリ
空間からの読出し情報により前記命令を実行するワンチ
ップマイクロコンピュータにおいて、所定のフラグデー
タが書き込まれた状態フラグと、前記変数データをオペ
ランドとして読み出す命令の実行時に、前記フラグデー
タに応じて、前記固定データまたは前記変数データのい
ずれか一方を前記オペランドとして読出す切換読出し回
路とを、設けたことを特徴とするワンチップマイクロコ
ンピュータ。 - 【請求項２】 請求項１記載のワンチップマイクロコ
ンピュータにおいて、前記プログラム・メモリ空間とデ
ータ・メモリ空間とは、第１と第２のリードストローブ
信号とにより前記読出し情報をそれぞれ出力する構成に
し、前記切換読出し回路は、前記フラグデータに基づき
前記第１及び第２のリードストローブ信号の出力状態を
切換え、該切換え結果に応じて前記固定データまたは前
記変数データのいずれか一方を読出す構成にしたワンチ
ップマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043859A JPH04280334A (ja) | 1991-03-08 | 1991-03-08 | ワンチップマイクロコンピュータ |
| KR1019910023466A KR0134365B1 (ko) | 1991-03-08 | 1991-12-19 | 원칩 마이크로컴퓨터 및 이의 프로그램 메모리 및 데이타 메모리를 액세스하는 방법. |
| EP19920103873 EP0503498A3 (en) | 1991-03-08 | 1992-03-06 | Single-chip microcomputer with program/data memory flag |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043859A JPH04280334A (ja) | 1991-03-08 | 1991-03-08 | ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280334A true JPH04280334A (ja) | 1992-10-06 |
Family
ID=12675430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043859A Pending JPH04280334A (ja) | 1991-03-08 | 1991-03-08 | ワンチップマイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0503498A3 (ja) |
| JP (1) | JPH04280334A (ja) |
| KR (1) | KR0134365B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467009B1 (en) | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
| US6721840B1 (en) | 2000-08-18 | 2004-04-13 | Triscend Corporation | Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory |
| US6725364B1 (en) | 2001-03-08 | 2004-04-20 | Xilinx, Inc. | Configurable processor system |
| JP4404065B2 (ja) * | 2006-04-12 | 2010-01-27 | ヤマハ株式会社 | デジタル信号処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3740719A (en) * | 1970-12-29 | 1973-06-19 | Gte Automatic Electric Lab Inc | Indirect addressing apparatus for small computers |
| US4858109A (en) * | 1985-02-14 | 1989-08-15 | Ag Communication Systems Corporation | Program code fetch from data memory arrangement |
-
1991
- 1991-03-08 JP JP3043859A patent/JPH04280334A/ja active Pending
- 1991-12-19 KR KR1019910023466A patent/KR0134365B1/ko not_active IP Right Cessation
-
1992
- 1992-03-06 EP EP19920103873 patent/EP0503498A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR920018577A (ko) | 1992-10-22 |
| KR0134365B1 (ko) | 1998-05-15 |
| EP0503498A3 (en) | 1993-08-04 |
| EP0503498A2 (en) | 1992-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000208 |