JPS6354630A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはマイクロプロセッ
サにおける実行ユニットの構成に適用して有効な技術に
関する。

［従来の技術］ 従来の８ビツトマイクロプロセツサは、例えば第２図に
示されているように、実行ユニットＥＸＥＣ内に演算論
理ユニットＡＬＵとともに、汎用レジスタ群ＲＥＧが設
けられており、各汎用レジスタは２本のリードバスＲＢ
Ｉ、ＲＢ２と１本のライトパスＷＢとによって接続され
ていた。また、実行ユニットＥＸＥＣと外部メモリＭＥ
Ｍとの間のデータのやり取りは、入出力レジスタ（デー
タレジスタ）ＤＲを介して行なわれるように構成されて
いた（特願昭５９−２１８４７９参照）。

上記のように汎用レジスタ群が実行ユニット内に設けら
れているマイクロプロセッサにおいては、割込みが発生
するごとに、汎用レジスタＲＥＧの内容を外部メモリＭ
ＥＭ内のスタック領域に退避させる必要がある。

従って、一つのマイクロプロセッサによってマルチタス
ク処理を行なうようなシステムを構成する場合、タスク
の変更ごとに汎用レジスタの退避。

復帰を行なわなくてはならない。そのため、このレジス
タ退避作業に時間を要し、システムのスループットが低
下するという不都合があった。

そこで、予めマイクロプロセッサ内に複数の汎用レジス
タセットを設け、このレジスタセットを切り替えるだけ
でレジスタ退避を行なわずにタスクの変更等に対処でき
るようにした技術も提案されている。

しかしながら、マイクロプロセッサ内に複数のレジスタ
セットを設けるとチップサイズが増大すると共に、それ
をすべて実行ユニット内に入れようにすると、実行ユニ
ット内のり−ドバスやライトバスの長さが長くなってバ
スの負荷が大きくなって、実行ユニットの速度が低下す
るという問題点がある。そこで、本発明者らは、汎用レ
ジスタセットをＲＡＭ（ランダム・アクセス・メモリ）
によって構成することにより、占有面積の増大を抑える
と共に、汎用レジスタセットを実行ユニットの外に設け
ることにより、実行ユニットの速度が低下されないよう
にしたマイクロプロセッサに関する提案を行なった（特
願昭６０−２３７３５８号）。

［発明が解決しようとする問題点コ しかしながら、上記マイクロプロセッサにあっては、実
効アドレス等の計算を行なう場合、汎用レジスタの値は
外部メモリ内のデータと同様に、実行ユニット内のデー
タレジスタＤＲを介して演算論理ユニットに供給される
ようにされている。

そのため、実行ユニットそのものの速度は速いが、汎用
レジスタの値がデータレジスタを介する分だけスピード
が遅いという不都合がある。

この発明の目的は、汎用レジスタを実行ユニットの外に
設けるようにした場合にも、実行ユニット内での演算速
度が低下されないようなマイクロプロセッサを提供する
ことにある。

この発明の他の目的は、実行ユニットの占有面積を減ら
すと共に、実行ユニット内の各種コントロールゲート等
の制御も簡略化できるようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、汎用レジスタを実行ユニットの外に設けると
共に、演算論理ユニットの一方の入力端子には実行ユニ
ット内のり−ドバスを接続し、かつ他方の入力端子には
これに唯一接続されるバッファレジスタを設け、このバ
ッファレジスタに実行ユニット外部の汎用レジスタや外
部メモリからのデータを供給できるようにするものであ
る。

［作用］ 上記した手段によれば、演算論理ユニットに直結された
バッファレジスタを介して汎用レジスタから供給される
データを演算論理ユニットに入力させるようにして、汎
用レジスタを実行ユニットの外に設けるようにした場合
にも、実行ユニット内での演算速度が低下されないよう
にするとともに、実行ユニット内のバスを１本減らして
２本にすることができるようにして、実行ユニットの占
有面積を減らすと共に、実行ユニット内の各種コントロ
ールゲート等の制御も簡略化できるようにするという上
記目的を達成することができる。

［実施例コ 第１図には１本発明をマイクロプロセッサに適用した場
合の一実施例が示されている。

特に制限されないが、この実施例のマイクロプロセッサ
は、マイクロプログラム制御方式で構成されている。す
なわち、マイクロプロセッサが形成されるＬＳＩチップ
１内には、マイクロプログラムが格納されたマイクロＲ
ＯＭ　（リード・オンリ・メモリ）２が設けられている
。マイクロＲＯＭ２は、マイクロアドレスデコーダ５に
よってアクセスされ、マイクロプログラムを構成するマ
イクロ命令が順次読み出される。

マイクロアドレスデコーダ５には、命令レジスタ３にフ
ェッチされたマクロ命令のオペレーションコードに基づ
いてマイクロアドレス発生回路４において発生されたア
ドレスが供給さ九、これをデコードすることによって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出される。このマイクロ命令コードに基づ
いて、各種テンポラリレジスタＴＰＲ工〜ＴＰＲｎや、
演算論理ユニットＡＬＵ等からなる実行ユニット６等に
対する制御信号が形成される。ここで、実行ユニット６
内に設けられるテンポラリレジスタとは、演算実行の際
に一時的に使用され、外部からユーザプログラムで操作
できないレジスタ、つまりユーザはアクセスすることが
できず、マイクロプログラムによってのみ操作されるレ
ジスタである。

この実施例では、例えば１６本のレジスタを一セットと
する複数のレジスタセットからなる汎用レジスタ群８が
、実行ユニット６の外に設けられている。ここで、汎用
レジスタとは、上記テンポラリレジスタと異なり外部か
らプログラムで操作できるつまりユーザがアクセス可能
なレジスタである。この汎用レジスタ群８内のデータは
マルチプレクサＭＰＸを介して、上記演算論理ユニット
ＡＬＵの一方の入力端子に唯一直結されたバッファレジ
スタ９に供給可能にされている。そして、演算論理ユニ
ットＡＬＵの他方の入力端子には、実行ユニット６内の
リードバスＲＢが接続されている。つまり、演算論理ユ
ニットＡＬＵの一方の入力端子には、バッファレジスタ
９のみが接続された構成にされているため、実行ユニッ
ト６内のり−ドバスＲＢは、１本だけの構成とされてい
る。

これによって、従来の実行ユニット（第２図参照）の３
バス構成に比べて、バスが１本少ない分、実行ユニット
６の占有面積が小さくなる。しかも、汎用レジスタが実
行ユニット６の外にあるため。

リードバスＲＢやライトバスＷＢの長さが短くなってス
ピードが速くなるとともに、各バスにテンポラリレジス
タＴＰＲ１〜ＴＰＲｎを接続するためのゲートも少なく
なって、実行ユニット６内の制御もＭ酪化される。さら
に、汎用レジスタ群８内のデータは、直結状態のバッフ
ァレジスタ９を介して演算論理ユニットＡＬＵに供給さ
れるため、第２図の従来タイプの実行ユニットにおいて
汎用レジスタを内部に設け、データレジスタＤＲ及びリ
ードバスＲＢＩを介して演算論理ユニットＡＬＵにデー
タを供給する場合に比べて、実効アドレス等の計算の速
度が速くなる。また、実施例では汎用レジスタ群８がＲ
ＡＭによって構成されている。これにより、汎用レジス
タの占有面積を低減し、チップサイズの縮／ｈを図るこ
とが可能にされる。

一方、演算論理ユニットＡＬＵの出方端子には、ライト
バスＷＢと出力バッファ１ｏが接続されており、演算論
理ユニットＡＬＵにおける演算結果は出力バッファ１０
を介して汎用レジスタ群８へ供給されるようにされてい
る。

なお、演算論理ユニットＡＬＵでの演算結果（実効アド
レス）を外部メモリへ供給してデータを読み出す場合に
も、上記出カバソファ１ｏを介して行なうようになって
いる。そのため、出力バッファ１ｏはアドレスバス１１
に接続されている。

一方、外部メモリから読み出されたデータを実行ユニッ
ト６に供給するため、データバス１２を介してマイクロ
プロセッサに入力されたデータは、−旦マルチプレクサ
ＭＰＸに入力されるようにされている。さらに、マルチ
プレクサＭＰＸには。

演算論理ユニットＡＬＵの出力も供給されており、マイ
クロＲＯＭ２から読み出されたマイクロ命令に基づく制
御信号によって、マルチプレクサＭＰＸは、汎用レジス
タ群８からのデータまたは外部メモリから読み出された
データもしくは演算論理ユニットＡＬＵの出力のいずれ
か一つを選択して演算論理ユニットＡＬＵの入力端子に
供給する。

これによって、例えばテンポラリレジスタＴＰＲ１〜Ｔ
ＰＲｎ内の２つのデータの演算を行なう場合、先ず一方
のテンポラリレジスタのデータを単に演算論理ユニット
ＡＬＵ内を素通りさせて、マルチプレクサＭＰＸからバ
ッファレジスタ９に供給して保持させる。それから、他
方のテンポラリレジスタのデータを演算論理ユニットＡ
ＬＵの一方の入力端子に供給してやることで、テンポラ
リレジスタ同士の演算を行なうことができる。

このように、テンポラリレジスタ同士の演算を行なう場
合には、第２図に示す従来の３バス構成の実行ユニット
に比べてサイクル数が多くなるが、前述した理由より１
サイクルの時間は本発明の実施例の方が短くなる。しか
も、演算論理ユニットＡＬＵにより行なわれる演算は、
汎用レジスタ内のデータを使うアドレッシングの際の実
効アドレス計算が圧倒的に多く、テンポラリレジスタ同
士の演算の頻度は低いので、プロセッサ全体としての処
理速度は速くなる。

なお、この実施例では、特に制限されないが、外部メモ
リＭＥＭや内部のレジスタ等から必要に応じてバイト単
位あるいはワード単位、ロングワード単位でデータを読
み出したり書き込んだりする機能を有するメモリアクセ
ス制御回路７が設けられている。外部メモリをアクセス
する場合、メモリアクセス制御回路７から外部のアドレ
スバス１１に対しアドレス信号が出力される。外部メモ
リから読み出されたデータがマクロ命令のオペレーショ
ンコードもしくはオペランドである場合。

データバス１２を介して命令レジスタ３に供給され、取
り込まれる。

上記のように構成された実施例においては次のような効
果がある。

（１）汎用レジスタを実行ユニットの外に設けると共に
、演算論理ユニットの一方の入力端子には実行ユニット
内のり−ドバスを接続し、かつ他方の入力端子にはこれ
に唯一接続されるバッファレジスタを設け、このバッフ
ァレジスタに実行ユニット外部の汎用レジスタや外部メ
モリからのデータを供給できるようにしたので、演算論
理ユニットに直結されたバッファレジスタを介して汎用
レジスタから供給されるデータが演算論理ユニットに入
力されるようになるという作用により、汎用レジスタを
実行ユニットの外に設けるようにした場合にも、実行ユ
ニット内での演算速度が低下されないという効果がある
。

（２）汎用レジスタを実行ユニットの外に設けると共に
、演算論理ユニットの一方の入力端子には実行ユニット
内のり−ドバスを接続し、かつ他方の入力端子にはこれ
に唯一接続されるバッファレジスタを設け、このバッフ
ァレジスタに実行ユニット外部の汎用レジスタや外部メ
モリからのデータを供給できるようにしたので、実行ユ
ニット内のバスを１本減らして２本にすることができる
という作用により、実行ユニットの占有面積を減らすこ
とができると共に、実行ユニット内の各種コントロール
ゲート等の制御も簡略化できるようになるという効果が
ある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例におい
て、マイクロプロセッサ（チップ１）の外部にあると説
明した外部メモリは同一チップ上に形成されていてもよ
い。また、第１図の実施例には、出力バッファ１０が演
算論理ユニットＡＬＵに直接接続された構成が示されて
いるが、出カバソファ１０に関してはこれをライトバス
ＷＢに接続させた構成にすることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用した場合について説明したが、この発明はそれに
限定されず、シングルチップマイコンにも利用すること
ができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、複数のレジスタセットを有するマイクロプロ
セッサの演算速度が向上されると共に、チップサイズが
低減され、かつ実行ユニット内の制御も簡略化される。

【図面の簡単な説明】

第１図は、本発明に係るマイクロプロセッサの一実施例
を示すブロック図、 第２図は、従来のマイクロプロセッサにおける実行ユニ
ットの構成例を示すブロック図である。 １・・・・マイクロプロセッサ、２・・・・マイクロＲ
ＯＭ、３・・・・命令レジスタ、４・・・・マイクロア
ドレス発生回路、５・・・・マイクロアドレスデコーダ
、６・・・・実行ユニット、７・・・・メモリアクセス
制御回路、８・・・・汎用レジスタ群、９・・・・バッ
ファレジスタ、１ｏ・・・・出力バッファ、１１・・・
・アドレスバス、１２・・・・データバス。 ｓ　　２　　口 ＸＥＣ

Claims (1)

1. 【特許請求の範囲】 １、演算論理ユニットと各種レジスタ及びこられを接続
   するバスとからなる実行ユニットと、命令を解読し、上
   記実行ユニットに対する制御信号を形成する制御部とか
   らなるデータ処理装置であって、汎用レジスタ群は上記
   実行ユニットの外に配設され、かつこの汎用レジスタ群
   は、上記演算論理ユニットの一方の入力端子に唯一直結
   されたバッファレジスタに接続されていることを特徴と
   するデータ処理装置。 ２、上記バッファレジスタには、上記汎用レジスタ群に
   保持されているデータまたは外部メモリ内のデータもし
   くは演算論理ユニットの出力のいずれか一つが、選択的
   に供給可能に構成されていることを特徴とする特許請求
   の範囲第１項記載のデータ処理装置。