JPH081596B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH081596B2 JPH081596B2 JP58080863A JP8086383A JPH081596B2 JP H081596 B2 JPH081596 B2 JP H081596B2 JP 58080863 A JP58080863 A JP 58080863A JP 8086383 A JP8086383 A JP 8086383A JP H081596 B2 JPH081596 B2 JP H081596B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- registers
- microprocessor
- address
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、マイクロコンピュータシステムを構成す
るマイクロプロセッサに関する。
るマイクロプロセッサに関する。
一般にマイクロプロセッサ（以下CPUと称する）は、A
LU（算術演算論理ユニット）等からなる実行ユニット内
にプログラムカウンタ等の専用レジスタ類の他に、ワー
クエリアと使用される汎用レジスタ類を有しており、例
えば16ビット系のCPUでは16ビット×16ビット＝32ビッ
トのような乗算を行なうことができるようにされてい
る。ところが、16ビット系のCPUにおいて32ビット×32
ビット＝64ビットの乗算や64ビット÷32ビットの除算を
行なえるような機能を持たせようとすると、64ビットの
データを保持できるレジスタが必要となる。このような
場合、16ビットの汎用レジスタを接続して64ビット構成
にしてやることが可能であるが、64ビットのようなビッ
ト数の大きなレジスタを構成するには、たくさんの汎用
レジスタを必要とする。そのため、既存のレジスタのみ
を使って32ビット×32ビットのような乗算を行なえるよ
うにさせると、汎用レジスタに保持されているデータが
破壊されるおそれがある。
LU（算術演算論理ユニット）等からなる実行ユニット内
にプログラムカウンタ等の専用レジスタ類の他に、ワー
クエリアと使用される汎用レジスタ類を有しており、例
えば16ビット系のCPUでは16ビット×16ビット＝32ビッ
トのような乗算を行なうことができるようにされてい
る。ところが、16ビット系のCPUにおいて32ビット×32
ビット＝64ビットの乗算や64ビット÷32ビットの除算を
行なえるような機能を持たせようとすると、64ビットの
データを保持できるレジスタが必要となる。このような
場合、16ビットの汎用レジスタを接続して64ビット構成
にしてやることが可能であるが、64ビットのようなビッ
ト数の大きなレジスタを構成するには、たくさんの汎用
レジスタを必要とする。そのため、既存のレジスタのみ
を使って32ビット×32ビットのような乗算を行なえるよ
うにさせると、汎用レジスタに保持されているデータが
破壊されるおそれがある。
この発明は上記のような背景の下になされたもので、
既存の16ビット系のCPUに設けられているレジスタ類の
数もしくはビット数を増加させることなく、32ビット×
32ビットのようなビット数の大きなデータの乗算や64ビ
ットのデータの除算を行なえるようにすることを目的と
する。
既存の16ビット系のCPUに設けられているレジスタ類の
数もしくはビット数を増加させることなく、32ビット×
32ビットのようなビット数の大きなデータの乗算や64ビ
ットのデータの除算を行なえるようにすることを目的と
する。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添附図面からあきらかになる
であろう。
は、本明細書の記述および添附図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、CPUが実行ユニット内に上記
専用レジスタ類や汎用レジスタの他に、外部バスに出力
されるアドレス信号やデータ信号を一時的にラッチする
ための出力用のレジスタを有しており、CPU内部で乗算
や除算を実行している間バスは不使用状態にされ、出力
用のレジスタも使用されていないことに着目し、この出
力用のレジスタを演算時のワークレジスタとして使用で
きるようにすることによって、例えば16ビット系のCPU
において既存のレジスタの数を増加させることなくビッ
ト数の大きなデータの演算を行なえるようにするもので
ある。
専用レジスタ類や汎用レジスタの他に、外部バスに出力
されるアドレス信号やデータ信号を一時的にラッチする
ための出力用のレジスタを有しており、CPU内部で乗算
や除算を実行している間バスは不使用状態にされ、出力
用のレジスタも使用されていないことに着目し、この出
力用のレジスタを演算時のワークレジスタとして使用で
きるようにすることによって、例えば16ビット系のCPU
において既存のレジスタの数を増加させることなくビッ
ト数の大きなデータの演算を行なえるようにするもので
ある。
以下図面を用いてこの発明を具体的に説明する。
第１図は本発明をマイクロプログラム方式のマイクロ
プロセッサに適用した場合の一実施例を示すものであ
る。このCPUは制御部１と実行ユニット２とからなる。
プロセッサに適用した場合の一実施例を示すものであ
る。このCPUは制御部１と実行ユニット２とからなる。
制御部１はマイクロプログラムが格納されたマイクロ
プログラムROM（以下μ−ROMと記す）11と、図示しない
外部メモリから読み出されたマクロ命令のコードフェッ
チされる命令レジスタ12と、命令レジスタ12にフェッチ
された命令コードをデコードしてμ−ROM内から対応さ
れたマイクロ命令の制御語を読み出すデコーダ13と、μ
−ROM11から読み出された制御語の各フィールドをデコ
ードして適当なコントロール信号を形成し出力するデコ
ーダ14とから構成されている。そして、この制御部１か
ら出力されるコントロール信号によって適当な順序に従
って実行ユニット２が動作され、所望の命令を実行する
ようにされている。
プログラムROM（以下μ−ROMと記す）11と、図示しない
外部メモリから読み出されたマクロ命令のコードフェッ
チされる命令レジスタ12と、命令レジスタ12にフェッチ
された命令コードをデコードしてμ−ROM内から対応さ
れたマイクロ命令の制御語を読み出すデコーダ13と、μ
−ROM11から読み出された制御語の各フィールドをデコ
ードして適当なコントロール信号を形成し出力するデコ
ーダ14とから構成されている。そして、この制御部１か
ら出力されるコントロール信号によって適当な順序に従
って実行ユニット２が動作され、所望の命令を実行する
ようにされている。
実行ユニット２は、プログラムカウンタPCやインデッ
クスレジスタIX,アキュームレータACC等特定の用途に使
用される複数個の専用レジスタと、ワークエリアとして
使用されるアドレス用とデータ用の汎用レジスタ群RG1,
RG2と、プログラムカウンタPCの内容をインクリメント
する加算器INCAUおよび加算、減算、乗算あるいは除算
等の演算を行なう算術論理ユニット（以下ALUと称す
る）とを有しており、これらは内部バス21a,21bを介し
て互いに接続されている。特に制限されないが、内部バ
ス21a,21bは16ビットに形成され、レジスタ類は32ビッ
トに構成されている。
クスレジスタIX,アキュームレータACC等特定の用途に使
用される複数個の専用レジスタと、ワークエリアとして
使用されるアドレス用とデータ用の汎用レジスタ群RG1,
RG2と、プログラムカウンタPCの内容をインクリメント
する加算器INCAUおよび加算、減算、乗算あるいは除算
等の演算を行なう算術論理ユニット（以下ALUと称す
る）とを有しており、これらは内部バス21a,21bを介し
て互いに接続されている。特に制限されないが、内部バ
ス21a,21bは16ビットに形成され、レジスタ類は32ビッ
トに構成されている。
また、実行ユニット２内には入出力されるべきデータ
信号をラッチする16ビットの出力用レジスタ22aおよび
入力用レジスタ22bと、アドレスバスへ出力されるアド
レス信号を上位桁と下位桁に分けてラッチする16ビット
のアドレス出力用レジスタ23a,23bが設けられている。
なお、24a,24bはデータの出力バッファおよび入力バッ
ファ、25a,25bはアドレス信号の出力バッファである。
信号をラッチする16ビットの出力用レジスタ22aおよび
入力用レジスタ22bと、アドレスバスへ出力されるアド
レス信号を上位桁と下位桁に分けてラッチする16ビット
のアドレス出力用レジスタ23a,23bが設けられている。
なお、24a,24bはデータの出力バッファおよび入力バッ
ファ、25a,25bはアドレス信号の出力バッファである。
上記データ出力用レジスタ22aおよびアドレス出力用
レジスタ23a,23bには、内部バス21aもしくは21b上の信
号を入力させるためのゲートS11,S12,S13の他に、これ
らのレジスタ内に保持されている信号を上記内部バス21
a,21bに出力させるゲートS21,S22,S23がそれぞれ設けら
れている。これらのゲートS11〜S13およびS21〜S23は、
前記制御部１から出力されるコントロール信号によって
開閉動作されるようにされている。
レジスタ23a,23bには、内部バス21aもしくは21b上の信
号を入力させるためのゲートS11,S12,S13の他に、これ
らのレジスタ内に保持されている信号を上記内部バス21
a,21bに出力させるゲートS21,S22,S23がそれぞれ設けら
れている。これらのゲートS11〜S13およびS21〜S23は、
前記制御部１から出力されるコントロール信号によって
開閉動作されるようにされている。
従って、32ビット×32ビットのような乗算や64ビット
÷32ビットのような除算を行なう場合には、上記ゲート
S11〜S13とS21〜S23を適当なタイミングで開いてやっ
て、内部バス21a,21bを介してデータを入れたりあるい
は出したりするようなマイクロ命令を作ってμ−ROM11
に入れておくことにより、出力用レジスタ22a,23a,23b
をワークレジスタとして使用することができるようにな
る。そのため、汎用レジスタ群RG1,RG2のうち例えば16
ビット×16ビットの乗算時等にワークレジスタとして使
用されるものと、上記出力用レジスタ22a,23a,23bとを
使えば、汎用レジスタ群RG1,RG2の数やビット数を増加
させることなく32ビット×32ビットの乗算や64ビット÷
32ビットの除算を行なうことができるようになる。
÷32ビットのような除算を行なう場合には、上記ゲート
S11〜S13とS21〜S23を適当なタイミングで開いてやっ
て、内部バス21a,21bを介してデータを入れたりあるい
は出したりするようなマイクロ命令を作ってμ−ROM11
に入れておくことにより、出力用レジスタ22a,23a,23b
をワークレジスタとして使用することができるようにな
る。そのため、汎用レジスタ群RG1,RG2のうち例えば16
ビット×16ビットの乗算時等にワークレジスタとして使
用されるものと、上記出力用レジスタ22a,23a,23bとを
使えば、汎用レジスタ群RG1,RG2の数やビット数を増加
させることなく32ビット×32ビットの乗算や64ビット÷
32ビットの除算を行なうことができるようになる。
従来、上記出力用レジスタ22a,23a,23bは、データバ
スやアドレスバスに出力する場合にのみ使用されてお
り、実行ユニット２内において乗算や除算を行なう場合
には使用されず遊んでいた。そのため、上記のような乗
算や除算等の演算を行なう際に、出力用レジスタ22a,23
a,23bをワークレジスタとして使用してもシステム上何
ら支障はない。ただし、出力用レジスタ22a,23a,23bを
ワークレジスタとして使用する場合には、出力バッファ
24a,25a,25bを非動作状態にしてやる必要がある。この
場合、バス,I/O制御回路３から出力される制御信号TSC
A,TSCDによって出力バッファ24a,25a,25bが動作しない
ようにさせることができる。
スやアドレスバスに出力する場合にのみ使用されてお
り、実行ユニット２内において乗算や除算を行なう場合
には使用されず遊んでいた。そのため、上記のような乗
算や除算等の演算を行なう際に、出力用レジスタ22a,23
a,23bをワークレジスタとして使用してもシステム上何
ら支障はない。ただし、出力用レジスタ22a,23a,23bを
ワークレジスタとして使用する場合には、出力バッファ
24a,25a,25bを非動作状態にしてやる必要がある。この
場合、バス,I/O制御回路３から出力される制御信号TSC
A,TSCDによって出力バッファ24a,25a,25bが動作しない
ようにさせることができる。
なお、上記実施例では16ビット系のマイコンにおい
て、32ビット×32ビットのような乗算を行なう場合につ
いて説明したが、この発明は８ビットマイコンや12ビッ
トマイコン等にも適用できるものである。
て、32ビット×32ビットのような乗算を行なう場合につ
いて説明したが、この発明は８ビットマイコンや12ビッ
トマイコン等にも適用できるものである。
以上説明したごとくこの発明は、乗算や除算等の演算
時には出力用レジスタが使用されていないことに着目
し、出力用レジスタを演算時のワークレジスタとして使
用できるように構成したので、既存のレジスタの数やビ
ット数を増加させることなく例えば16ビット系のCPUに
おいて、32ビット×32ビットの乗算や64ビット÷32ビッ
トの除算のようなビット数の大きなデータの演算を行な
うことができる。また、出力用レジスタがワークレジス
タとして使用されることにより、汎用レジスタ内のデー
タが破壊されるおそれがなくなるとともに、CPU内の全
てのレジスタを効率よく使用することにより、大きなビ
ット数の演算機能を有するCPUを最小のチップ面積で構
成することが可能になるという効果がある。
時には出力用レジスタが使用されていないことに着目
し、出力用レジスタを演算時のワークレジスタとして使
用できるように構成したので、既存のレジスタの数やビ
ット数を増加させることなく例えば16ビット系のCPUに
おいて、32ビット×32ビットの乗算や64ビット÷32ビッ
トの除算のようなビット数の大きなデータの演算を行な
うことができる。また、出力用レジスタがワークレジス
タとして使用されることにより、汎用レジスタ内のデー
タが破壊されるおそれがなくなるとともに、CPU内の全
てのレジスタを効率よく使用することにより、大きなビ
ット数の演算機能を有するCPUを最小のチップ面積で構
成することが可能になるという効果がある。
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、前記実施例ではマイクロプログラム方式のCP
Uに適用したものが示されているが、本発明は制御部が
ランダム・ロジック回路により構成されたハードワイヤ
ード方式のCPUにも適用できるものである。
Uに適用したものが示されているが、本発明は制御部が
ランダム・ロジック回路により構成されたハードワイヤ
ード方式のCPUにも適用できるものである。
第１図は本発明に係るマイクロプロセッサの一実施例を
示すブロック構成図である。 １……制御部、２……実行ユニット、11……マイクロプ
ログラムROM（μ−ROM）、12……命令レジスタ、13,14
……デコーダ、21a,21b……内部バス、22a……データ出
力用レジスタ、22b……データ入力用レジスタ、23a,23b
……アドレス出力用レジスタ、RG1,RG2……汎用レジス
タ群。
示すブロック構成図である。 １……制御部、２……実行ユニット、11……マイクロプ
ログラムROM（μ−ROM）、12……命令レジスタ、13,14
……デコーダ、21a,21b……内部バス、22a……データ出
力用レジスタ、22b……データ入力用レジスタ、23a,23b
……アドレス出力用レジスタ、RG1,RG2……汎用レジス
タ群。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−98149（ＪＰ，Ａ) 特開 昭53−142844（ＪＰ，Ａ) 横井与次郎著「マイクロコンピュータ活 用マニアル（上）Ｉ／Ｏテクニック編」 Ｐ．148−150、ラジオ技術社、昭和53年６ 月10日初版発行
Claims (5)
- 【請求項１】複数個のレジスタと、算術論理演算ユニッ
トと、データ出力用レジスタおよびアドレス出力用レジ
スタとが内部バスで接続された実行ユニットと、該実行
ユニットを所定のシーケンスに従って動作させることに
より所望の命令を実行させる制御部とからなるマイクロ
プロセッサであって、 演算実行時に上記データ出力用レジスタおよびアドレス
出力用レジスタの少なくとも一方がワークレジスタとし
て使用できるように構成され、 上記データ出力用レジスタはデータ出力バッファを介し
て該マイクロプロセッサの外部のデータバスに接続する
ようにされ、 上記アドレス出力用レジスタはアドレス出力バッファを
介して該マイクロプロセッサの外部のアドレスバスに接
続するようにされ、 上記データ出力用レジスタおよび上記アドレス出力用レ
ジスタの少なくとも一方がワークレジスタとして使用さ
れる場合、上記データ出力バッファ又は上記アドレス出
力バッファが非動作状態になるように制御されてなるこ
とを特徴とするマイクロプロセッサ。 - 【請求項２】上記算術論理演算ユニットは少なくとも加
算、減算、乗算および除算を含む演算を実行可能にされ
てなることを特徴とする特許請求の範囲第１項記載のマ
イクロプロセッサ。 - 【請求項３】上記アドレス出力用レジスタは、アドレス
信号の上位桁を保持するためのレジスタと、アドレス信
号の下位桁を保持するためのレジスタとから構成されて
なることを特徴とする特許請求の範囲第１項記載のマイ
クロプロセッサ。 - 【請求項４】上記制御部がランダム・ロジック回路によ
るハードワイヤード方式により構成されてなることを特
徴とする特許請求の範囲第１項記載のマイクロプロセッ
サ。 - 【請求項５】上記複数個のレジスタは、複数の専用レジ
スタと複数の汎用レジスタとからなることを特徴とする
特許請求の範囲第１項ないし第４項のうちの１に記載の
マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080863A JPH081596B2 (ja) | 1983-05-11 | 1983-05-11 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080863A JPH081596B2 (ja) | 1983-05-11 | 1983-05-11 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59206969A JPS59206969A (ja) | 1984-11-22 |
| JPH081596B2 true JPH081596B2 (ja) | 1996-01-10 |
Family
ID=13730174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080863A Expired - Lifetime JPH081596B2 (ja) | 1983-05-11 | 1983-05-11 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081596B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285339A (ja) * | 1985-10-09 | 1987-04-18 | Fujitsu Ltd | マイクロコンピユ−タ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833584B2 (ja) * | 1977-05-19 | 1983-07-20 | 株式会社東芝 | 情報処理装置 |
| JPS5498149A (en) * | 1978-01-19 | 1979-08-02 | Fujitsu Ltd | Microprocessor |
-
1983
- 1983-05-11 JP JP58080863A patent/JPH081596B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 横井与次郎著「マイクロコンピュータ活用マニアル（上）Ｉ／Ｏテクニック編」Ｐ．１４８−１５０、ラジオ技術社、昭和５３年６月１０日初版発行 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59206969A (ja) | 1984-11-22 |
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