JPS59206969A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS59206969A JPS59206969A JP58080863A JP8086383A JPS59206969A JP S59206969 A JPS59206969 A JP S59206969A JP 58080863 A JP58080863 A JP 58080863A JP 8086383 A JP8086383 A JP 8086383A JP S59206969 A JPS59206969 A JP S59206969A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マイクロコンピュータシステムを構成する
マイクロプロセッサに関する。
マイクロプロセッサに関する。
一般にマイクロプロセッサ（旬下ＣＰＵと称する）は、
ＡＬＵ（演算論理ユニット）等からなる！Ｉユニット内
にプログラムカウンタ等の専用レジスタ類の他に、ワー
クエリアと使用される汎用レジスタ類金有しており、例
えば１６ピツト系のＣＰＵでは１６ビヴト×１６ビ、ッ
ト＝３２ビットのような乗算を行なうことができるよう
にきれている。ところが、１６ビツト系のＣＰＨにおい
て３２ビ＋９ ） ｘ ３２ピヴト＝６４ビツトの乗算
や６４ヒ１．ト÷３２ビットの除算を行なえるような機
能金持穴せようとすると、６４ビツトのデータを保持で
きるレジスタが必要となる。このような場合、１６ビツ
トの汎用レジスタを接続して６４ビツト構成にしてやる
ことが可能であるが、６４ピツトのようなど１．ト数の
大きなレジスタを構成するには、ｋ＜ζんの汎用レジス
タを必要とする。そのため、既存のレジスタのみを使っ
て３２ピツト×３２ビツトのようか乗３！ヲ行なえるよ
うにさせると、汎用レジスタに保持されているデータが
破壊官ねるお七わがある。
ＡＬＵ（演算論理ユニット）等からなる！Ｉユニット内
にプログラムカウンタ等の専用レジスタ類の他に、ワー
クエリアと使用される汎用レジスタ類金有しており、例
えば１６ピツト系のＣＰＵでは１６ビヴト×１６ビ、ッ
ト＝３２ビットのような乗算を行なうことができるよう
にきれている。ところが、１６ビツト系のＣＰＨにおい
て３２ビ＋９ ） ｘ ３２ピヴト＝６４ビツトの乗算
や６４ヒ１．ト÷３２ビットの除算を行なえるような機
能金持穴せようとすると、６４ビツトのデータを保持で
きるレジスタが必要となる。このような場合、１６ビツ
トの汎用レジスタを接続して６４ビツト構成にしてやる
ことが可能であるが、６４ピツトのようなど１．ト数の
大きなレジスタを構成するには、ｋ＜ζんの汎用レジス
タを必要とする。そのため、既存のレジスタのみを使っ
て３２ピツト×３２ビツトのようか乗３！ヲ行なえるよ
うにさせると、汎用レジスタに保持されているデータが
破壊官ねるお七わがある。
この発明は上記のような背景の下になでわたもので、既
存の１６ビツト系のＣＰＵに設けられているレジスタ類
の数もしくはビット数を増加させることなく、３２ビツ
ト×３２ビツトのようなど７．ト砂の大きなデータの乗
算や６４ビツトのデータの除算を行なえるようにするこ
とを目的とする。
存の１６ビツト系のＣＰＵに設けられているレジスタ類
の数もしくはビット数を増加させることなく、３２ビツ
ト×３２ビツトのようなど７．ト砂の大きなデータの乗
算や６４ビツトのデータの除算を行なえるようにするこ
とを目的とする。
本発明の前記ならびにそのほかの目的と新規力％徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的かものの概要
を簡増に駅間すわけ、下記のとおりである。
を簡増に駅間すわけ、下記のとおりである。
すｉわち、この発明は、ＣＰＵが実行ユニ、・ト内に上
記専用レジスタ類や汎用レジスタの他に、外部バスに出
力されるアドレス信号やデータ信号音一時的にラッチす
るための出力用のレジスタを有しており、ＣＰＵ内部で
乗算や除算全実行している間バスは不使用状態にづれ、
出力用のレジスタも使用されていないことに着目し、こ
の出力用のレジスタ全演算時のワークレジスタとして使
用できるようにすることによって、例Ａば１６ビ９．Ｊ
ト系のＯＩ’Ｕにおいて既存のレジスタの数を増加はせ
ることなくビット数の大きなデータの演算を行なオるよ
うにするものである。
記専用レジスタ類や汎用レジスタの他に、外部バスに出
力されるアドレス信号やデータ信号音一時的にラッチす
るための出力用のレジスタを有しており、ＣＰＵ内部で
乗算や除算全実行している間バスは不使用状態にづれ、
出力用のレジスタも使用されていないことに着目し、こ
の出力用のレジスタ全演算時のワークレジスタとして使
用できるようにすることによって、例Ａば１６ビ９．Ｊ
ト系のＯＩ’Ｕにおいて既存のレジスタの数を増加はせ
ることなくビット数の大きなデータの演算を行なオるよ
うにするものである。
以下図面を用いてこの発明を具体的に欽明する。
第１図は本発明全マイクロプログラム方式のマイクロプ
ロセッサに適用した場合の一実施例を示すものである。
ロセッサに適用した場合の一実施例を示すものである。
このＣＰＵは匍制御部１と実行ユニット２とからなる。
制御部１はマイクロプログラムが格納されにマイクロプ
ログラムｌＲＯＭ （以１μｍＲＯＭと記す）１１と、
図示しない外部メモリから読み出された一＝ｒりｏ命令
のコードがフエ、、Ｊチされる命令レジスタ１２と、命
令レジスタ１２にフェタチされた命令コード全デコード
してμｍＲＯＭ内から苅応ζねたマイクロ命令の制御語
を読み出すデコーダ１３と、μｍＲＯＭ内Ｉから読み出
これた制御語の各フィールドをデコードして適当なコン
トロール信号を形成し出力するデコーダ１４とから構成
されている。そして、この制御部１から出力″：！−わ
るコントロール信号によって適当な順序に従って実行ユ
ニット２が動作さね、用型の命令を実行するようにζね
ている。
ログラムｌＲＯＭ （以１μｍＲＯＭと記す）１１と、
図示しない外部メモリから読み出された一＝ｒりｏ命令
のコードがフエ、、Ｊチされる命令レジスタ１２と、命
令レジスタ１２にフェタチされた命令コード全デコード
してμｍＲＯＭ内から苅応ζねたマイクロ命令の制御語
を読み出すデコーダ１３と、μｍＲＯＭ内Ｉから読み出
これた制御語の各フィールドをデコードして適当なコン
トロール信号を形成し出力するデコーダ１４とから構成
されている。そして、この制御部１から出力″：！−わ
るコントロール信号によって適当な順序に従って実行ユ
ニット２が動作さね、用型の命令を実行するようにζね
ている。
実行ユニット２は、プログラムカウンタＰＯやインデッ
クスレジスタＩＸ、アキュームレータＡＣＯ＠特定の用
途に使用される１１個の専用レジスタと、ワークエリア
として使用されるアドレス用とデータ用の汎用レジスタ
群ＲＧ、、ＲＧＩと、プログラムカウンタＰＯの内容を
インクリメントする加算器工Ｎ０ＡＵおよび加算、減算
、乗算あるいは除算等の演算を行なう論理演算ユニット
（以下ＡＩＪＵと称する）と含有しており、これらは内
部バス２１ａ 、 ２１ｂ ｋ介して互いに接続されて
いる。特に制限されないが、内部ノ（ス２１ａ、２１ｂ
［１６ピ、）に形成され、レジスタ類は３２ビツトに構
成さねている。
クスレジスタＩＸ、アキュームレータＡＣＯ＠特定の用
途に使用される１１個の専用レジスタと、ワークエリア
として使用されるアドレス用とデータ用の汎用レジスタ
群ＲＧ、、ＲＧＩと、プログラムカウンタＰＯの内容を
インクリメントする加算器工Ｎ０ＡＵおよび加算、減算
、乗算あるいは除算等の演算を行なう論理演算ユニット
（以下ＡＩＪＵと称する）と含有しており、これらは内
部バス２１ａ 、 ２１ｂ ｋ介して互いに接続されて
いる。特に制限されないが、内部ノ（ス２１ａ、２１ｂ
［１６ピ、）に形成され、レジスタ類は３２ビツトに構
成さねている。
また、実行ユニ・、ト２内には入出力されるべきデータ
信号をラッチする１６ビ、トの出力用レジスタ２２ａお
よび入力用レジスタ２２ｂと、アドレヌバスヘ出力され
るアドレス信号を上位桁と下位桁に分けてラッチする１
６ビツトのアドレス出力用レジスタ２３Ｒ，２３ｂが設
けらｔている。ｋお２４ａ 、 ２４ｔ＋はデータの出
力バッファおよび入力バッファ、２５ａ 、２５ｂはア
ドレス信号の出力バッファである。
信号をラッチする１６ビ、トの出力用レジスタ２２ａお
よび入力用レジスタ２２ｂと、アドレヌバスヘ出力され
るアドレス信号を上位桁と下位桁に分けてラッチする１
６ビツトのアドレス出力用レジスタ２３Ｒ，２３ｂが設
けらｔている。ｋお２４ａ 、 ２４ｔ＋はデータの出
力バッファおよび入力バッファ、２５ａ 、２５ｂはア
ドレス信号の出力バッファである。
上記データ出力用レジスタ２２ａおよびアドレス出力用
レジスタ２３ａ 、２３ｂには、内部ノ（ス２１ａもし
くは２１ｂ上の信号を入力させるためのゲート日ＩＩ
ｈ ｓａｔ ｌ ＳＩｍの他に、とわらのレジスタ内に
保持さねている信号を上記内部バス２１ａ 、２１１）
に出力させるゲートＳ２１．８２１ 、８１１１１がそ
れぞれ設けられている。これらのゲートＳ、１〜日、３
およびＳ□〜Ｓｔｍ は、前記制御部１から出力される
コントロール信号によって開閉動作されるようにされて
いる。
レジスタ２３ａ 、２３ｂには、内部ノ（ス２１ａもし
くは２１ｂ上の信号を入力させるためのゲート日ＩＩ
ｈ ｓａｔ ｌ ＳＩｍの他に、とわらのレジスタ内に
保持さねている信号を上記内部バス２１ａ 、２１１）
に出力させるゲートＳ２１．８２１ 、８１１１１がそ
れぞれ設けられている。これらのゲートＳ、１〜日、３
およびＳ□〜Ｓｔｍ は、前記制御部１から出力される
コントロール信号によって開閉動作されるようにされて
いる。
従って、３２ビツト×３２ビツトのよう々乗算や６４ビ
ツト÷３２ビツトのような除算を行なう場合には、上記
ゲー）８目〜８１１１とｓａｔ〜日ｔ８を適当なタイミ
ングで開いてやって、内部バス２１ａ 、２１ｂを介し
てデータを入れたりあるいは出し六すするようかマイク
ロ命令を作ってμｍＲＯＭ１１に人ねておくことにより
、出力用レジスタ２２ａ 、２３ａ 、２３ｂをワーク
レジスタとして使用することができるように彦る。その
ため、汎用レジスタ群ＲＧ、、ＲＧ、のうち例えば１６
ビツト×１６ビツトの乗算時等にワークレジスタとして
使用これるものと、上記出力用レジスタ２２ａ。
ツト÷３２ビツトのような除算を行なう場合には、上記
ゲー）８目〜８１１１とｓａｔ〜日ｔ８を適当なタイミ
ングで開いてやって、内部バス２１ａ 、２１ｂを介し
てデータを入れたりあるいは出し六すするようかマイク
ロ命令を作ってμｍＲＯＭ１１に人ねておくことにより
、出力用レジスタ２２ａ 、２３ａ 、２３ｂをワーク
レジスタとして使用することができるように彦る。その
ため、汎用レジスタ群ＲＧ、、ＲＧ、のうち例えば１６
ビツト×１６ビツトの乗算時等にワークレジスタとして
使用これるものと、上記出力用レジスタ２２ａ。
２３ａ 、２３ｂとを使えば、汎用レジｙ−ｐ群ＲＧ、
。
。
ＲＧ２の数やビ、ソト数を増加させることなく３２ビヴ
ト×３２ビヴトの乗算や６４ビット÷３２ビ、Ｖトの除
算を行なうことができるように彦る。
ト×３２ビヴトの乗算や６４ビット÷３２ビ、Ｖトの除
算を行なうことができるように彦る。
従来、上記出力用レジスタ２２ａ 、２３ａ 、２３ｂ
は、データバスやアドレスバスに出力する場合にのみ使
用されており、実行ユニ、、、） ２内において乗算や
除算を行なう場合には使用されず遊んでいに０そのため
、上記のような乗算や除算等の演算を行なう際に、出力
用レジスタ２２ａ 、２３ａ 。
は、データバスやアドレスバスに出力する場合にのみ使
用されており、実行ユニ、、、） ２内において乗算や
除算を行なう場合には使用されず遊んでいに０そのため
、上記のような乗算や除算等の演算を行なう際に、出力
用レジスタ２２ａ 、２３ａ 。
２３ｂ １にワークレジスタとして使用してもシステム
十伺ら支障はない。ただし、出力用レジスタ２２ａ２３
ａ 、 ？３’ｂ ｉワークレジスタとして使用する場
合には、出力バッファ２４ａ 、 ２５ａ 、 ２５ｂ
を非動作状態にしてやる必要がある。この場合、バス。
十伺ら支障はない。ただし、出力用レジスタ２２ａ２３
ａ 、 ？３’ｂ ｉワークレジスタとして使用する場
合には、出力バッファ２４ａ 、 ２５ａ 、 ２５ｂ
を非動作状態にしてやる必要がある。この場合、バス。
Ｉ１０制御回路３から出力される制御信号ＴＳＯＡ。
ＴＢＯＤによって出力バッファ２４ａ 、 ２５ａ 。
２５ｂが動作しないようにさせることができる。
力お、上記実施例では１６ビツト系のマイコンにおいて
、３２ビツト×３２ビツトのような乗算を行なう場合に
ついて説明したが、この発明は８ビツトマイコンや１２
ピツトマイコン等にも適用できるものである。
、３２ビツト×３２ビツトのような乗算を行なう場合に
ついて説明したが、この発明は８ビツトマイコンや１２
ピツトマイコン等にも適用できるものである。
以上説明したごとくこの発明は、乗算や除算等の演算時
には出力用レジスタが使用されていないことに着目し、
出力用レジスタを演算時のワークレジスタとして使用で
きるように構成したので、既存のレジスタの数やビット
数全増加させることなく例えば１６ビ１．ｌト系のＯＰ
Ｕにおいて、３２ビット×３２ピ、ソトの乗算や６４ビ
ツト÷３２ピツトの除算のようなど７．ト数の大きなデ
ータの演算を行なうことができる。まに１ 出力用レジ
スタがワークレジスタとして使用寧ワることにより、汎
用レジスタ内のデータが破壊されるおそれがなくなると
ともに、ＣＰＵ内の全てのレジスタを動車よ〈使用する
ことにより、大きなビヴト数の演算機能を有するＣＰＵ
を最小のチップ面積で構成することが可能になるという
効果がある。
には出力用レジスタが使用されていないことに着目し、
出力用レジスタを演算時のワークレジスタとして使用で
きるように構成したので、既存のレジスタの数やビット
数全増加させることなく例えば１６ビ１．ｌト系のＯＰ
Ｕにおいて、３２ビット×３２ピ、ソトの乗算や６４ビ
ツト÷３２ピツトの除算のようなど７．ト数の大きなデ
ータの演算を行なうことができる。まに１ 出力用レジ
スタがワークレジスタとして使用寧ワることにより、汎
用レジスタ内のデータが破壊されるおそれがなくなると
ともに、ＣＰＵ内の全てのレジスタを動車よ〈使用する
ことにより、大きなビヴト数の演算機能を有するＣＰＵ
を最小のチップ面積で構成することが可能になるという
効果がある。
以上本発明者によってなされた発明全実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を造膜しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を造膜しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例ではマイクロプログラム方式のＯＰ
Ｈに適用し穴ものが示されているが、本発明は制御部が
ランダム・ロジヴク回路により構成きれたハードワイヤ
ード方式のＯＰＨにも適用できるものである。
Ｈに適用し穴ものが示されているが、本発明は制御部が
ランダム・ロジヴク回路により構成きれたハードワイヤ
ード方式のＯＰＨにも適用できるものである。
第１図は本発明に係るマイクロプロセッサの−実旋例を
示すブロック構成図である。 １・・・制御部、２・・・実行ユニット、１１・・・マ
イクロプログラムＲＯＭ （μｍＲＯＭ）、１２・・・
命令レジスタ、１３．１４−・・デコーダ、２１ａ 、
２１ｂ・・・内部バス、２２ａ・・・データ出力用トラ
ンジスタ、２２ｂ・・・データ入力用レジスタ、２３ａ
、２３ｂ・・・アドレス出力用レジスタ、ＲＧ、 、
ＲＧ、・・・汎用レジスタ群。
示すブロック構成図である。 １・・・制御部、２・・・実行ユニット、１１・・・マ
イクロプログラムＲＯＭ （μｍＲＯＭ）、１２・・・
命令レジスタ、１３．１４−・・デコーダ、２１ａ 、
２１ｂ・・・内部バス、２２ａ・・・データ出力用トラ
ンジスタ、２２ｂ・・・データ入力用レジスタ、２３ａ
、２３ｂ・・・アドレス出力用レジスタ、ＲＧ、 、
ＲＧ、・・・汎用レジスタ群。
Claims (1)
- １、Ｗ数個の専用レジスタおよび汎用レジスタと、演算
論理ユニ１１．トと、データ出方用レジスタおよびアド
レス串力用レジスタとを備えた実行ユニットと、該実行
ユニ、リトヲ所定のシーケンスに従って動作させること
により所望の命令を実行はせる制御部とからなるマイク
ロプロセッサにおいて、演算実行時に上記データ出方用
レジスタおよびアドレスめ力用レジスタがワークレジス
タとして使用できるように構成されてなることを特徴と
するマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080863A JPH081596B2 (ja) | 1983-05-11 | 1983-05-11 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080863A JPH081596B2 (ja) | 1983-05-11 | 1983-05-11 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59206969A true JPS59206969A (ja) | 1984-11-22 |
| JPH081596B2 JPH081596B2 (ja) | 1996-01-10 |
Family
ID=13730174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080863A Expired - Lifetime JPH081596B2 (ja) | 1983-05-11 | 1983-05-11 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081596B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285339A (ja) * | 1985-10-09 | 1987-04-18 | Fujitsu Ltd | マイクロコンピユ−タ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142844A (en) * | 1977-05-19 | 1978-12-12 | Toshiba Corp | Information processor |
| JPS5498149A (en) * | 1978-01-19 | 1979-08-02 | Fujitsu Ltd | Microprocessor |
-
1983
- 1983-05-11 JP JP58080863A patent/JPH081596B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142844A (en) * | 1977-05-19 | 1978-12-12 | Toshiba Corp | Information processor |
| JPS5498149A (en) * | 1978-01-19 | 1979-08-02 | Fujitsu Ltd | Microprocessor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285339A (ja) * | 1985-10-09 | 1987-04-18 | Fujitsu Ltd | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081596B2 (ja) | 1996-01-10 |
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