JPS5852258B2 - アドレス制御回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、アドレスをもつバスの境界を容易に作り出
すことができるようにしたアドレス制御回路に関する。

アドレスをもつバスにおいては、境界が必要であり、ア
ドレスバスをアクセスするとき、連続アクセスに便利な
ように、命令の実行後、アドレスがインクリメントされ
る命令をもつ計算機がある。

ところが、このように、アドレスがインクリメントする
ようにすると、アドレスを有するバスの境界が検出でき
ず、継目のないアドレスが作り出されるおそれがある。

この発明は、上記の点にかんがみなされたもので、アド
レスバスの境界を容易に作り出すことができ、アドレス
量の違うバスのアドレス制御を容易に行なうことのでき
るアドレス制御回路を提供することを目的とする。

以下、この発明のアドレス制御回路の実施例について説
明するが、最初にメモリ空間について述べる。

第１図はアドレスのうち、最もわかり易いメモリ空間を
示したものである。

この第１図における１はメモリ空間であり、Ｏ番地から
ＭＡＸ番地を有し、２，３はそれぞれ絶対アドレスを示
す。

また、第２図はこの発明のアドレス制御回路の対象とな
るループしたメモリの例を示すものである。

第２図ａは斜視図として示したものであり、第２図すは
展開した状態を示している。

この第２図ａ、第２図すにおいて、４はメモリ空間、２
，３は第１図と同様に、絶対アドレスを示し、メモリ空
間４はＯ番地からＭＡＸ番地を有している。

一方、第３図ａはこの発明のアドレス制御回路の一実施
例に適用されるバスアクセスのマイクロ命令フォーマッ
トを示し、ＯＰはオペレーションコードであり、Ｒ部に
はオペランドが格納されている。

また、第３図すはこの発明のアドレス制御回路の一実施
例の構成を示すブロック図である。

この第３図すにおいて、６はデコード回路であり、オペ
レーションコードＯＰより転送されるマイクロ命令の制
御信号をデコードして、ゲート回路としてのオアゲート
７．８の各第２の入力端に送出するようになっている。

オアゲート７．８はそれぞれ２人力のものが使用されて
おり、このオアゲート７の第２の入力端にはデコード回
路６から所定の実行処理後バスアドレスを＋１する命令
も加えられるようになっている。

同様にして、オアゲート８の第２の入力端にはデコード
回路６から所定の実行処理後、バスアドレスを−１する
命令も加えられるようになっている。

オアゲート７の第１の入力端にはアドレスレジスタ９１
〜９ｎのうちの最上位のアドレスレジスタ９ｎからボロ
ー信号が加えられるようになっている。

また、オアゲート８の第１の入力端にはアドレスレジス
タ９ｎからキャリ信号が加わるようになっている。

オアゲート７の出力端は最下位のアドレスレジスタ９□
のキャリ入力端に加えるようになっている。

また、オアゲート８の出力端はアドレスレジスタ９１の
ボロー入力端に加えるようになっている。

上記各アドレスレジスタ９１〜９ｎは縦続接続され、最
下位のアドレスレジスタ９．のキャリ出力端は次段のア
ドレスレジスタ９２のキャリ入力端に接続され、最下位
のアドレスレジスタ９、のボロー出力端は２桁目のアド
レスレジスタ９□のボロー入力端に接続されている。

以下同様の接続関係を有し、最上位のアドレスレジスタ
９ｎのキャリ入力端はアドレスレジスタ９ｎ−１のキャ
リ出力端に接続され、アドレスレジスタ９ｎのボロー入
力端はアドレスレジスタ９ｎ−１のボロー出力端に接続
されている。

各アドレスレジスタ９１〜９ｎの入出力端と出力端間に
は４本のアドレスバスＡＤが接続され、これらのアドレ
スレジスタ９１〜９ｎはバイナリカウンタである。

次に、以上のように構成されたこの発明のアドレス制御
回路の動作について説明する。

まず、バスアクセス時にマイクロプログラムにしたがい
所定の命令が実行され、この命令の実行が終了すると、
つまり、アドレスバスの境界をアクセスすると、自動的
にオペレーションコードＯＰからデコード回路６にバス
アドレスを＋１する命令あるいは−１する命令が出る。

いま、オペレーションコードＯＰからデコード回路６に
バスアドレスを＋１する命令が出たとすると、この命令
はデコード回路６によりデコードされてオアゲー）７の
第２の入力端に転送される。

第４図ａないし第４図ｅはそれぞれこのときの動作を示
すタイムチャートである。

第４図ａはクロック信号、第４図すはマイクロ命令、第
４図Ｃはアドレスレジスタ、第４図ｄはキャリ信号、第
４図ｅはボロー信号をそれぞれ示している。

いま、第４図ａに示すクロック信号にしたがい、第４図
すに示すマイクロ命令がオペレーションコードＯＰから
出て、デコード回路６に転送されることにより、デコー
ド回路６からデコードした＋１する命令がオアゲート７
の第２の入力端を経て最下位のアドレスレジスタ９１の
キャリ入力端に加えられる（第４図Ｃ）。

これにより、最下位のアドレスレジスタ９１のキャリ出
力端にはキャリ信号が現われ、このキャリ信号は各アド
レスレジスタがバイナリカウンタであるから、順次各ア
ドレスレジスタに転送されて、最上位のアドレスレジス
タ９ｎのキャリ出力端には第４図ｄに示すようなキャリ
信号が現われる。

これにより、バスアドレスを＋１する命令が出力される
前に上述の命令実行後にアドレスバスＡＤがｒＦＦＦＦ
、、！番地をアクセスしていた状態から、アドレスバス
ＡＤは「００００」番地となり、不都合になる。

しかし、この発明においては、最上位のアドレスレジス
タ９ｎのボロー出力端はオアゲ゛−ドアの第１の入力端
に接続されており、このキャリ信号が最上位のアドレス
レジスタ９ｎのキャリ出力端から出たとき、アドレスレ
ジスタ９ｎのボロー出力端にボロー信号（第４図ｅ）が
あれば、このボロー信号はオアゲート７の第１の入力端
からオアゲート７を通して最下位のアドレスレジスタ９
１のキャリ入力端に加えられる。

これにより、所定のアドレスバスＡＤがＩＦＦＦＦＪ番
地から「００００」番地になるのを補正できる。

つまり、上記マイクロプログラムの命令実行の段階にお
いて、ループアドレスになるのを防止でき、それにとも
ない、メモリを保護することができる。

なお、このとき、第４図ｄに示すキャリ信号が発生して
から、第４図ｅに示すボロー信号が最下位のドレスレジ
スタ９□に加えられるまでにわずかな時間差が生じるが
、この時間差は、アドレスバスＡＤが１−ＦＦＦＦｊ番
地から「００００」番地になるのを防ぐのには十分余裕
があるものである。

一方、第５図ａないし第５図ｅはそれぞれ第４図ａない
し第４図ｅに対応しているものである。

この第５図の場合はオペレーションコードＯＰから出て
、デコード回路６にバスアドレスを−１する命令が出た
場合のタイムチャートである。

第５図ａに示すクロック信号にしたがい、第５図すに示
すマイクロ命令がオペレーションコードＯＰから出て、
デコード回路６に転送されることにより、デコード回路
６からデコードした−１する命令がオアゲート８の第２
の入力端に加えられる（第５図ｅ）。

これにより、最下位アドレスレジスタ９１のボロー出力
端にはボロー信号が現われる。

各アドレスレジスタ９１〜９ｎはバイナリカウンタであ
り、このボロー信号は順次各アドレスレジスタに転送さ
れ、最上位のアドレスレジスタ９ｎのボロー出力端には
第５図ｅに示すようなボロー信号が現われる。

このボロー信号により、バスアドレスを−１する命令が
出される前に、上述の命令実行後に、アドレスバスＡＤ
がｒＯ０００Ｊ番地をアクセスしていた状態から、アド
レスバスＡＤは「ＦＦＦＦ」番地となり、不都合になる
が、最上位のアドレスレジスタ９ｎのキャリ出力端はオ
アゲート８の第１の入力端に接続されている。

そして、最上位のアドレスレジスタ９ｎのキャリ出力端
にキャリ信号（第５図ｄ）があれば、このキャリ信号は
オアゲート８を通して最下位のアドレスレジスタ９、の
ボロー入力端に加えられる。

これにより、所定のアドレスバスＡＤが１００００」番
地から「ＦＦＦＦＪ番地になろうとするのを補正するこ
とができる。

つまり、この場合においても、マイクロプログラムの実
行の段階において、ループアドレスになるのを防止でき
、それにともない、メモリを保護できる。

この場合においても、上記と同様に、ボロー信号とキャ
リ信号との間にわずかな時間差があるが、この時間差は
アドレスバスＡＤが「０ＯＯＯ」番地から「ＦＦＦＦ」
番地になるのを防ぐのに十分余裕があるものである。

以上のように、この発明のアドレス制御回路によれば、
それぞれ複数のアドレスバスを接続したアドレスレジス
タを複数個縦続接続とし、このアドレスレジスタの命令
実行後マイクロプログラムにより自動的に出されるバス
アドレスを＋１あるいは−１する命令が出ることにより
、上記命令実行後のアクセスしている番地がボローある
いはキャリ状態となるのを防止するために、キャリ状態
になるときにはボロー信号を一方のゲート回路を通して
最上位のアドレスレジスタより最下位のアドレスレジス
タのキャリ入力端にフィードバックし、ボロー状態にな
るときには、キャリ信号を他方のゲート回路を通して最
上位のアドレスレジスタより最下位のアドレスレジスタ
のボロー入力端にフィードバックするようにしたので、
アドレスバスの境界を容易に作り出すことができ、アド
レス量の違うバスのアドレスの制御が容易にできるとと
もに、メモリの保護も可能となるものである。

【図面の簡単な説明】

第１図は一般的なメモリ空間を絶対アドレスで示した図
、第２図ａはこの発明のアドレス制御回路に通用される
ループしたメモリを示す斜視図、第２図すは第２図ａを
展開した状態を示す図、第３図ａはこの発明のアドレス
制御回路に適用されるマイクロ命令フォーマット、第３
図すはこの発明のアドレス制御回路の一実施例を示すブ
ロック図、第４図ａないし第４図ｅおよび第５図ａない
し第５図ｅはそれぞれ同実施例の動作を説明するための
タイムチャートである。 ６・・・・・・デコード回路、７，８・・・・・・オア
ゲート、９〜９ｎ・・・・・・アドレスレジスタ。

Claims (1)

【特許請求の範囲】
1. １ アドレスを有するバスにそれぞれ接続されかつ縦続
   接続された複数個のアドレスレジスタと、このアドレス
   レジスタの命令実行後マイクロプログラムにより自動的
   に出されるバスアドレスを１する命令を最下位の上記ア
   ドレスレジスタに加えるとともにこの−１する命令が加
   えられることにより所定の上記アドレスレジスタがボロ
   ーされるのを補正するために最上位のアドレスレジスタ
   からキャリ信号を最下位の上記アドレスレジスタに加え
   る第１のゲート回路と、上記アドレスレジスタの命令実
   行後マイクロプログラムにより自動的に出されるバスア
   ドレスを＋１する命令を最下位の上記アドレスレジスタ
   に加えるとともにこの＋１する命令が加えられることに
   より所定のアドレスレジスタがキャリするのを補正する
   ために最上位のアドレスレジスタからボロー信号を最下
   位の上記アドレスレジスタに加える第２のゲート回路と
   よりなるアドレス制御回路。