JPS62151968A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62151968A JPS62151968A JP60294241A JP29424185A JPS62151968A JP S62151968 A JPS62151968 A JP S62151968A JP 60294241 A JP60294241 A JP 60294241A JP 29424185 A JP29424185 A JP 29424185A JP S62151968 A JPS62151968 A JP S62151968A
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- JP
- Japan
- Prior art keywords
- built
- program memory
- memory space
- program
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は内蔵プログラムメモリヲ有するマイクロコンピ
ュータに関する。
ュータに関する。
従来プログラムメモリを内蔵したマイクロコンピュータ
では、その内蔵プログラムメモリ空間は。
では、その内蔵プログラムメモリ空間は。
中央処理装置（以下ＣＰＵ）がアクセスできるメモリ空
間よし小さい場合、特定のアドレス空間に割シ付けられ
るのが通常であった。この様な場合の従来例を図を用い
て説明する。
間よし小さい場合、特定のアドレス空間に割シ付けられ
るのが通常であった。この様な場合の従来例を図を用い
て説明する。
第１図はプログラムメモリを有するマイクロコンピュー
タのブロック図である。ａはマイクロコンピュータのＣ
Ｐ Ｕ ’Ｃｅ ａ 〜ｅ ｔ ＳはＣＰＵａカラ出力
されるアドレス信号である。ｂはアドレス信号ｅｏ〜ｅ
ｓｓが内蔵プログラムメモリ空間を示すとき、内蔵プロ
グラムメモリｄをアクセス可能とするためテユーダＣの
出力として得られる制御信号である。
タのブロック図である。ａはマイクロコンピュータのＣ
Ｐ Ｕ ’Ｃｅ ａ 〜ｅ ｔ ＳはＣＰＵａカラ出力
されるアドレス信号である。ｂはアドレス信号ｅｏ〜ｅ
ｓｓが内蔵プログラムメモリ空間を示すとき、内蔵プロ
グラムメモリｄをアクセス可能とするためテユーダＣの
出力として得られる制御信号である。
第２図は従来のプログラムメモリを有するマイクロコン
ピュータのＣＰＵがアクセス可能なメモリ空間を示す。
ピュータのＣＰＵがアクセス可能なメモリ空間を示す。
第１図に示される通り、今ＣＰＵからのアドレス信号は
１４ビツトであるから、第２図に於てＣＰＵがアクセス
可能なメモリ空間は１６にアドレスであシ、また下位４
にアドレス（００００Ｈ−（ＪＰ’ＦＦＨ）が内蔵プロ
グラムメモリとして割９付けられている事全示している
。
１４ビツトであるから、第２図に於てＣＰＵがアクセス
可能なメモリ空間は１６にアドレスであシ、また下位４
にアドレス（００００Ｈ−（ＪＰ’ＦＦＨ）が内蔵プロ
グラムメモリとして割９付けられている事全示している
。
第３図は第１図のデコーダＣの内部回路図である。Ｔ□
はディプレッジ目ントランジスタ、Ｔ、。
はディプレッジ目ントランジスタ、Ｔ、。
Ｔｓはエンハンスメントトランジスタである。今ＣＰＵ
の上位アドレス信号ｅｌＨ及びｅｔｓがそれぞれＴ！ｔ
Ｔ８のトランジスタのゲート信号となっている。内蔵プ
ログラムメモリ空間か０ＯＯＯＨ〜０ＦＦＦＨの４にで
あるから、ＣＰＵのアドレスが内蔵プログラムメモリ空
間を示すとｅＨ＊ｅ１３は０″となシＴ！ 、Ｔｓのト
ランジスタはｏｆｆし制御信号すは′１″となり、ＣＰ
Ｕが内蔵メモリアクセス可能となる。
の上位アドレス信号ｅｌＨ及びｅｔｓがそれぞれＴ！ｔ
Ｔ８のトランジスタのゲート信号となっている。内蔵プ
ログラムメモリ空間か０ＯＯＯＨ〜０ＦＦＦＨの４にで
あるから、ＣＰＵのアドレスが内蔵プログラムメモリ空
間を示すとｅＨ＊ｅ１３は０″となシＴ！ 、Ｔｓのト
ランジスタはｏｆｆし制御信号すは′１″となり、ＣＰ
Ｕが内蔵メモリアクセス可能となる。
またｅｌｌｌｔｅ１３いづれか、あるいはどちらとも１
１″である時は、ＣＰＵがアクセスするメモリ空間は内
蔵プログラムメモリ空間外であフ、ｂの出力は０”とな
シ、内蔵プログラムメモリのアクセスは禁止される。
１″である時は、ＣＰＵがアクセスするメモリ空間は内
蔵プログラムメモリ空間外であフ、ｂの出力は０”とな
シ、内蔵プログラムメモリのアクセスは禁止される。
このようにＣＰＵよりのアドレス信号をデコードするデ
コーダは固定であるため内蔵プログラムメモリをアクセ
スできるアドレスは０ＯＯＨ〜０ＦＦＦＨのみに固定さ
れていた。
コーダは固定であるため内蔵プログラムメモリをアクセ
スできるアドレスは０ＯＯＨ〜０ＦＦＦＨのみに固定さ
れていた。
一方プログラムメモリを内蔵したマイクロコンピュータ
のプログラム開発は前述のアドレス信号ｅｏ−ｅｔｓ’
にすべて利用し、大きなアドレス空間を用いて行うＶ）
が通常である。このため内蔵メモリを持たす、アドレス
信号をすべて使用でき、かつ同等機能を持った、エミ〉
レーション用製品が用意されている。
のプログラム開発は前述のアドレス信号ｅｏ−ｅｔｓ’
にすべて利用し、大きなアドレス空間を用いて行うＶ）
が通常である。このため内蔵メモリを持たす、アドレス
信号をすべて使用でき、かつ同等機能を持った、エミ〉
レーション用製品が用意されている。
この様にして、開発されたプログラムは必ずしも内蔵さ
れるべきプログラムメモリ空間に配置されているとは限
らない。これを固定された内蔵されるべ＠物足のアドレ
ス空間に再配置する事はプログラム作成者にとった非常
な労力であシ、誤シを犯す危険性も生じる。
れるべきプログラムメモリ空間に配置されているとは限
らない。これを固定された内蔵されるべ＠物足のアドレ
ス空間に再配置する事はプログラム作成者にとった非常
な労力であシ、誤シを犯す危険性も生じる。
また、前述のエミュレーシリン用製品を用いて、内蔵し
得るプログラムメモリ空間よりも大きなプログラムで動
作するシステム’ｅｌｌｌ成しているときコスト低減の
ため、そのプログラムの１部を内蔵プログラムメモリに
おきかえ、１更用するメモリ製品の個数？減らしたい場
合がある。この場合も直き換え得るアドレス空間が固定
されていると限られたアドレス空間のプログラムしか内
蔵メモリに置き換えられず、柔軟性が失われるという欠
点がある。
得るプログラムメモリ空間よりも大きなプログラムで動
作するシステム’ｅｌｌｌ成しているときコスト低減の
ため、そのプログラムの１部を内蔵プログラムメモリに
おきかえ、１更用するメモリ製品の個数？減らしたい場
合がある。この場合も直き換え得るアドレス空間が固定
されていると限られたアドレス空間のプログラムしか内
蔵メモリに置き換えられず、柔軟性が失われるという欠
点がある。
本発明の目的は、上記欠点を除去し、内蔵プログラムコ
ードを有しているマイクロコンビ二一タに於て、このマ
イクロコンピュータがアクセスできる全てのプログラム
メモリ空間のうち、任意のプログラムメモリ空間を内蔵
プログラムメモリとすることでプログラム開発を少い労
力で行え、かつシステムを安価に構成し得るマイクロコ
ンビ具−夕を提供することにある。
ードを有しているマイクロコンビ二一タに於て、このマ
イクロコンピュータがアクセスできる全てのプログラム
メモリ空間のうち、任意のプログラムメモリ空間を内蔵
プログラムメモリとすることでプログラム開発を少い労
力で行え、かつシステムを安価に構成し得るマイクロコ
ンビ具−夕を提供することにある。
本発明のマイクロコンピュータはＣＰＵと内蔵プ四グラ
ムメモリと、前記ＣＰＵがアクセスできるアドレス空間
内で、前記内蔵プ四グラムメモリが占めるアドレス空間
の位置を任意に設定する手段から構成されている。
ムメモリと、前記ＣＰＵがアクセスできるアドレス空間
内で、前記内蔵プ四グラムメモリが占めるアドレス空間
の位置を任意に設定する手段から構成されている。
次に本発明の一実施例について図を用いて説明する。
第４図は本実施例のプログラムメモリ空間するマイクロ
コンピュータのメモリ空間の区分を示したものである。
コンピュータのメモリ空間の区分を示したものである。
ｆ１〜ｆ４は各々４にアドレスごとに区切られたメモリ
空間でおる。
空間でおる。
第５図は本発明によって構成された第１図のデコーダＣ
を改良して成るブロックの内部回路図である。Ｔ！１〜
Ｔ１４はエンハンスメントトランジスタ、Ｔ、ｌ＋１１
デイプレツシヨントランジスタ１１＋工３はインバータ
である。ここで内蔵プログラムメモリは、通常読出し専
用メモリでメジ、マイクロコンピュータのユーザのプロ
グラムコードはＩＣ製造用のフォトマスク上にパターニ
ングされる。
を改良して成るブロックの内部回路図である。Ｔ！１〜
Ｔ１４はエンハンスメントトランジスタ、Ｔ、ｌ＋１１
デイプレツシヨントランジスタ１１＋工３はインバータ
である。ここで内蔵プログラムメモリは、通常読出し専
用メモリでメジ、マイクロコンピュータのユーザのプロ
グラムコードはＩＣ製造用のフォトマスク上にパターニ
ングされる。
このフォトマスク上のデータにＳ１〜Ｓ４のスイッチ會
ＯＮするかＯＰＰするかどうかのデータをあらかじめ設
定する。
ＯＮするかＯＰＰするかどうかのデータをあらかじめ設
定する。
次に本発明の動作について説明する。
今内蔵プログラムメモリ空間’ｋ ｆ ｓに設定する時
はあらかじめコードマスクデータ上でＳｌと５３−ｉＯ
Ｎさせると、ｅｏ−ｅ１３が０ＯＯＯＨ−ＯＦＰＦｕの
間ではｂの制御信号は１″となる。同様にｆ。
はあらかじめコードマスクデータ上でＳｌと５３−ｉＯ
Ｎさせると、ｅｏ−ｅ１３が０ＯＯＯＨ−ＯＦＰＦｕの
間ではｂの制御信号は１″となる。同様にｆ。
６一
のメモリ空間を内蔵プログラムメモリ空間にする時には
８２２ ｔ Ｓｓ ｋＯＮＬ、ｆ３の時にはＳｌ。
８２２ ｔ Ｓｓ ｋＯＮＬ、ｆ３の時にはＳｌ。
Ｓ４をＯＮし、ｆ４の時にはＳ、、Ｓ４を（ＪＮすれば
それぞれのメモリ空間全自由に内蔵プログラムメモリ空
間として選択できる。本実施例ではアドレス信号は１４
ビツトであるが、ビット数に制限はなく、またＳ１〜ｓ
４はＥＰＲ（ＪＭ等でも実現可能である。
それぞれのメモリ空間全自由に内蔵プログラムメモリ空
間として選択できる。本実施例ではアドレス信号は１４
ビツトであるが、ビット数に制限はなく、またＳ１〜ｓ
４はＥＰＲ（ＪＭ等でも実現可能である。
第１図はプログラムメモリを有しているマイクロコンピ
ュータのブロック図である。第２図は従来のプログラム
メモリを有するマイクロコンピュータのＣＰＵがアクセ
ス可能なメモリ空間である。 第３図は従来のデコーダ回路である。第４図は本実施例
のプログラムメモリヲ有するマイクロコンピュータがア
クセス可能なメモリ空間である。第５図は本実施例のデ
コーダ回路である。 ａ・・・・・・ＣＰＵ、ｂ・・・・・・内蔵プログラム
メモリを示す制御信号、Ｃ・・・・・・デコーダ、ｅ・
〜ｅ１３・・・・・・・・・・・・ＣＰＵよりのアドレ
ス信号、ｆ！〜ｆ２・・・・・・本発明の内蔵プログラ
ムメモリを有するマイクロコンピュータのメモリ区間区
分’ １１２１ ’１３ ＋Ｔ！１〜Ｔ２４ ・・・
・・・エンハンスメントトランジスタｓＴ’１ＨＴ２ｓ
・・・・・・ディプレッショントランジスタ、■１ 。 Ｉ、・・・・・・インバータ。 Ｎ 〜 ↓℃ｂ 牛Ｓ図
ュータのブロック図である。第２図は従来のプログラム
メモリを有するマイクロコンピュータのＣＰＵがアクセ
ス可能なメモリ空間である。 第３図は従来のデコーダ回路である。第４図は本実施例
のプログラムメモリヲ有するマイクロコンピュータがア
クセス可能なメモリ空間である。第５図は本実施例のデ
コーダ回路である。 ａ・・・・・・ＣＰＵ、ｂ・・・・・・内蔵プログラム
メモリを示す制御信号、Ｃ・・・・・・デコーダ、ｅ・
〜ｅ１３・・・・・・・・・・・・ＣＰＵよりのアドレ
ス信号、ｆ！〜ｆ２・・・・・・本発明の内蔵プログラ
ムメモリを有するマイクロコンピュータのメモリ区間区
分’ １１２１ ’１３ ＋Ｔ！１〜Ｔ２４ ・・・
・・・エンハンスメントトランジスタｓＴ’１ＨＴ２ｓ
・・・・・・ディプレッショントランジスタ、■１ 。 Ｉ、・・・・・・インバータ。 Ｎ 〜 ↓℃ｂ 牛Ｓ図
Claims (1)
- ＣＰＵと内蔵メモリとを有し、前記ＣＰＵがアクセスで
きるアドレス空間内で、前記内蔵メモリが占めるアドレ
ス空間の位置を任意に設定する手段を有することを特徴
とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294241A JPS62151968A (ja) | 1985-12-25 | 1985-12-25 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294241A JPS62151968A (ja) | 1985-12-25 | 1985-12-25 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151968A true JPS62151968A (ja) | 1987-07-06 |
Family
ID=17805174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294241A Pending JPS62151968A (ja) | 1985-12-25 | 1985-12-25 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161544A (ja) * | 1988-12-14 | 1990-06-21 | Nec Corp | シングルチップマイクロコンピュータ |
| US6092148A (en) * | 1997-07-17 | 2000-07-18 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer having different memory capacities that can be selected from a common chip layout |
-
1985
- 1985-12-25 JP JP60294241A patent/JPS62151968A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161544A (ja) * | 1988-12-14 | 1990-06-21 | Nec Corp | シングルチップマイクロコンピュータ |
| US6092148A (en) * | 1997-07-17 | 2000-07-18 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer having different memory capacities that can be selected from a common chip layout |
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