JPH04262450A - プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は少なくとも２種類のプ
ロセッサ機能をもつプロセッサに関する。

【０００２】

【従来の技術】近年，ファジィ理論が随所で適用される
ようになってきている。ファジィ理論の応用はファジィ
推論専用のアーキテクチャをもつプロセッサで実行され
ることもあるが，汎用のコンピュータ（たとえばマイク
ロプロセッサ）を用いて実現されることが多い。汎用コ
ンピュータはファジィ推論処理以外の演算処理，たとえ
ば四則演算処理を行なうことができるので，汎用コンピ
ュータにファジィ推論演算と四則演算等の他の演算を行
なわせることが多い。

【０００３】一台のプロセッサ（一台のＡＬＵを含む）
（ＡＬＵ：　Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎ
ｉｔ）によってファジィ推論演算と四則演算とを行なわ
せようとすると処理効率が低下する。そこで，高い処理
効率を実現するために複数台のプロセッサを組合せて情
報処理システムを構成し，ファジィ推論演算と，四則演
算等のファジィ推論演算以外の演算とをそれぞれ別個の
プロセッサに担わせることがある。

【０００４】一方，ファジィ推論のための特定の演算，
たとえばＭＡＸ演算，ＭＩＮ演算等が単一の命令で実行
できるようにプロセッサ内のＡＬＵを改造する考え方も
ある。

【０００５】

【発明が解決しようとする課題】しかしながら，上述し
た複数台のプロセッサを組合せることにより構成される
システムにおいて，複数台のプロセッサ間のデータ転送
のためにこれらのプロセッサがアクセス可能な共有メモ
リを設けた場合には，複数台のプロセッサによる共有メ
モリのアクセスの衝突を防止するために調停回路を新た
に設けることが必要となる。またプロセッサはＡＬＵを
はじめとして命令デコーダ，制御回路，レジスタ群，バ
ス・コントローラ等により構成されるので，複数台のプ
ロセッサを設けた場合にはＡＬＵをはじめとする上記の
各回路を，それらがたとえ複数台のプロセッサに共用で
きるものであったとしても，それぞれ複数台実装しなけ
ればならず，回路規模が大型化するのは避けられない。

【０００６】一方，ファジィ推論のための演算を単一の
命令で実行可能なようにＡＬＵを改造したとしても，四
則演算とファジィ推論演算とでは処理アルゴリズムのス
タイルが全く異なるので，プログラミング作業が困難と
なるという問題が生じる。すなわち，四則演算処理は命
令の逐次解読，それに基づく処理という流れにしたがう
が，ファジィ推論処理は推論ルール全体を周期的に処理
するという流れになる。ファジィ推論処理のためのプロ
グラムは，処理すべきルール自体の記述と，そのルール
を処理するための手順の記述という二段階構成となる。

【０００７】また，上記の改造されたＡＬＵをもつプロ
セッサにおいては，ＡＬＵが一台であるために，ファジ
ィ推論演算とそれ以外の演算とを同時に処理することは
できず，一方の演算の実行中は他方の演算処理が完全に
停止してしまう。したがって，ファジィ推論処理とそれ
以外の通常の処理との時間割当てが必要であり，この時
間割当てを明示的に表わすプログラミングが必要となる
。

【０００８】

【課題を解決するための手段】第１の発明によるプロセ
ッサは，ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　
Ｕｎｉｔ　），ＡＬＵの入，出力側に設けられたレジス
タ群，共用メモリのアクセスを制御するバス・コントロ
ーラおよび命令を解読してその命令にしたがう制御を行
う制御回路をそれぞれ含む少なくとも２種類のプロセッ
サ主要部，これらのプロセッサ主要部と共用メモリとの
間のバスを切替える切替スイッチ回路，ならびにこの切
替スイッチ回路を制御する切替制御信号を発生する切替
制御回路を備えているものである。

【０００９】少なくとも上記２種類のプロセッサ主要部
および切替スイッチ回路を集積化し，単一のＬＳＩ（Ｌ
ａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ　）を
構成すると好ましい。

【００１０】２種類のプロセッサ主要部が設けられてい
る場合には，好ましくは，上記切替制御回路は，２種類
のプロセッサ主要部の時分割切替えを行なうかどうかを
表わす第１の入力信号に応答して時分割切替えを行なう
場合には上記２種類のプロセッサを交互に切替える切替
制御信号を発生する第１の回路と，時分割切替えを行な
わない場合に動作させるプロセッサ主要部を選択する第
２の入力信号と上記第１の入力信号に応答して，時分割
切替えを行なわない場合には上記第２の入力信号により
指定されるプロセッサ主要部を選択する切替制御信号を
発生する第２の回路とにより構成される。

【００１１】上記切替制御回路にクロック信号発生回路
を設け，クロック信号に同期した切替制御信号を出力さ
せるようにする。

【００１２】第２の発明によるプロセッサは，ＡＬＵお
よび共用メモリのアクセスを制御するバス・コントロー
ラを含む単一のプロセッサ主要部，上記ＡＬＵの入，出
力側に設けられた少なくとも２種類のレジスタ群および
命令を解読してその命令にしたがう制御を行なう少なく
とも２種類の制御回路，共用メモリから読出された命令
の上記の少なくとも２種類の制御回路のいずれかへの転
送，および上記ＡＬＵの入，出力の上記少なくとも２種
類のいずれかのレジスタ群からのおよびいずれかのレジ
スタ群への転送を切替える切替スイッチ回路群，ならび
にこれらの切替スイッチ回路群を制御する切替制御信号
を発生する切替制御回路を備えている。

【００１３】上記単一のプロセッサ主要部，上記少なく
とも２種類のレジスタ群および制御回路，ならびに切替
スイッチ回路群を集積化し，単一のＬＳＩを構成するこ
とが好ましい。

【００１４】２種類のレジスタ群および制御回路が設け
られている場合には，好ましくは，上記切替制御回路は
，単一のプロセッサ主要部の２種類の機能の時分割切替
えを行なうかどうかを表わす第１の入力信号に応答して
時分割切替えを行なう場合には上記制御回路およびレジ
スタ群を交互に切替える切替制御信号を発生する第１の
回路と，時分割切替えを行なわない場合に動作させる制
御回路およびレジスタ群を選択する第２の入力信号と上
記第１の入力信号に応答して，時分割切替えを行なわな
い場合には上記第２の入力信号により指定される制御回
路およびレジスタ群を選択する切替制御信号を発生する
第２の回路とにより構成される。

【００１５】上記切替制御回路にクロック信号発生回路
を設け，クロック信号に同期した切替制御信号を出力さ
せるようにする。

【００１６】

【作用】第１の発明におけるプロセッサによると，少な
くとも２種類のプロセッサ主要部が設けられ，これらの
プロセッサ主要部と共用メモリとの間のバスが切替制御
信号によって切替えられるので，この切替えに応じて各
プロセッサ主要部は共用メモリをアクセスでき，かつプ
ロセッサ主要部ごとに異なる処理が時分割で行なえる。

【００１７】第２の発明におけるプロセッサによると，
単一のプロセッサ主要部に対してそれに付随する制御回
路およびレジスタ群が複数種類設けられ，これらの制御
回路およびレジスタ群が切替制御信号によって切替えら
れるので，上記プロセッサは選択された制御回路および
レジスタ群に対応した異なる処理を時分割で行なうこと
になる。

【００１８】第１および第２の発明のプロセッサのいず
れにおいても，必ずしもファジィ推論をする必要はない
。いずれの発明においても，プロセッサが複数の処理（
ファジィ推論であるか，四則演算であるか，その他の演
算の処理であるかを問わず）を時分割で行なえることが
重要である。

【００１９】

【発明の効果】第１の発明によると，複数のプロセッサ
主要部が時分割で切替えられるので，各プロセッサ主要
部はその処理実行において共有メモリをそれぞれアクセ
スすることができるとともに，従来のように調停回路を
設ける必要がなく，単に切替スイッチ回路を設ければ足
りる。また，各プロセッサ主要部がアクセス可能なメモ
リをすべて共有メモリとすることができる。複数のプロ
セッサ主要部および切替スイッチ回路をＬＳＩ化するこ
とにより，外部との接続バスが一組ですむようになる。

【００２０】第２の発明によると，単一のプロセッサ主
要部に対してそれに付随する制御回路およびレジスタ群
等の処理実行手順制御部分を複数種類設けることにより
，単一のプロセッサ主要部で異なる複数の処理が可能と
なり，回路規模をコンパクトにすることができる。もち
ろん，この場合にもＬＳＩ化することにより外部との接
続バスが一組で足りるようになる。

【００２１】

【実施例】まず，図１および図２を参照して，第１の発
明の実施例について述べる。

【００２２】図１は第１の発明の実施例によるプロセッ
サの構成を示すブロック図，図２はその動作を示すタイ
ム・チャートである。

【００２３】この実施例ではプロセッサは２つのプロセ
ッサ主要部を備えている。これらのプロセッサ主要部を
それぞれプロセッサ主要部Ａ，プロセッサ主要部Ｂとす
る。

【００２４】プロセッサ主要部Ａは，ＡＬＵ１１Ａ，そ
の一方の入力側に設けられたデータ一時記憶用のレジス
タ１２Ａ，ＡＬＵ１１Ａの出力側に設けられたレジスタ
・ファイル１３Ａ，データ切替用の切替スイッチ（マル
チプレクサ）１４Ａ，メモリ２２とプロセッサ主要部Ａ
との間のデータや命令のやりとりを制御するバス・コン
トローラ１５Ａ，命令デコーダ１６Ａ，命令デコーダ１
６Ａによる命令の解読結果に応じて制御信号ＣＡを出力
するシーケンサ１７Ａ，およびバス切替えのためのスイ
ッチ２５Ａ，２６Ａ，２７Ａから構成されている。

【００２５】同じようにプロセッサ主要部Ｂは，ＡＬＵ
１１Ｂ，その一方の入力側に設けられたデータ一時記憶
用のレジスタ１２Ｂ，ＡＬＵ１１Ｂの出力側に設けられ
たレジスタ・ファイル１３Ｂ，データ切替用の切替スイ
ッチ（マルチプレクサ）１４Ｂ，メモリ２２とプロセッ
サ主要部Ｂとの間のデータや命令のやりとりを制御する
バス・コントローラ１５Ｂ，命令デコーダ１６Ｂ，命令
デコーダ１６Ｂによる命令の解読結果に応じて制御信号
ＣＢを出力するシーケンサ１７Ｂ，およびバス切替えの
ためのスイッチ２５Ｂ，２６Ｂ，２７Ｂから構成されて
いる。

【００２６】切替制御回路２０はクロック信号ＣＫを出
力するとともに，このクロック信号ＣＫに基づいて切替
制御信号Ａ／Ｂを出力する。この実施例では切替制御信
号Ａ／Ｂはクロック信号ＣＫの２倍の周期をもち，この
信号Ａ／ＢがＨレベルのときにプロセッサ主要部Ａが選
択され，Ｌレベルのときにプロセッサ主要部Ｂが選択さ
れる。もちろん，切替制御信号Ａ／Ｂをクロック信号Ｃ
Ｋと同周期とすることも，３倍以上の周期とすることも
できるし，この信号Ａ／ＢがＨレベルの期間とＬレベル
の期間とを異なる長さとすることもできる。

【００２７】好ましくは上述したプロセッサ主要部Ａ，
プロセッサ主要部Ｂおよび時分割切替回路２１が同一ウ
ェハ上に集積化され，ＬＳＩが形成される。このＬＳＩ
には切替制御回路２０を含ませるようにすると一層好ま
しい。

【００２８】メモリ２２はプロセッサ主要部Ａとプロセ
ッサ主要部Ｂとに共通に用いられるもので，これらのプ
ロセッサ主要部Ａ，Ｂのための命令やデータが一定の順
序で配列されている。この配列順序はプロセッサＡとＢ
の切替に対応したものであることが好ましい。

【００２９】プロセッサ主要部ＡおよびＢは時分割切替
回路２１を介してメモリ２２とバス接続されている。切
替制御回路２０から発生する切替制御信号Ａ／Ｂは時分
割切替回路２１に与えられる。時分割切替回路２１は，
この切替制御信号Ａ／ＢがＨレベルのときにプロセッサ
主要部Ａのバス・コントローラ１５Ａをメモリ２２に接
続し，Ｌレベルのときにプロセッサ主要部Ｂのバス・コ
ントローラ１５Ｂをメモリ２２に接続する。

【００３０】切替制御回路２０から発生するクロック信
号ＣＫはプロセッサ主要部ＡおよびＢの各回路に与えら
れ，その動作タイミングを制御するために用いられる。

【００３１】プロセッサ主要部ＡのＡＬＵ１１Ａとプロ
セッサ主要部ＢのＡＬＵ１１Ｂとは同じ演算機能をもつ
ものでもよいし，異なる演算機能をもつものでもよい。 たとえば，ＡＬＵ１１Ａがファジィ推論演算の実行に適
した演算機能（ＭＩＮ，ＭＡＸ演算など）をもち，ＡＬ
Ｕ１１Ｂが四則演算機能をもつものであってもよい。

【００３２】プロセッサ主要部Ａの動作とプロセッサ主
要部Ｂの動作は基本的に同じであるから，プロセッサ主
要部Ａの動作について説明する。

【００３３】バス・コントローラ１５Ａは時分割切替回
路２１によって，プロセッサ主要部Ａが選択されたとき
に，メモリ２２をアクセスしてそこに記憶されている命
令またはデータを読出す。バス・コントローラ１５Ａは
アドレス・カウンタまたはプログラム・カウンタのよう
なメモリ２２のアクセスすべきアドレスを管理する回路
を備えている。

【００３４】メモリ２２から読出されたものが命令の場
合には，この命令は切替スイッチ２５Ａを経て命令デコ
ーダ１６Ａに与えられる。シーケンサ１７Ａ内には命令
に応じた内部の細かい動作を規定するマイクロ・コード
が格納されており，命令デコーダ１６Ａによる命令の解
読結果に応じたマイクロ・コードが選択され，このマイ
クロ・コードにしたがってシーケンサ１７Ａから制御信
号ＣＡが出力される。制御信号ＣＡはプロセッサ主要部
Ａ内の各回路に与えられ，それらの動作を制御する。

【００３５】メモリ２２から読出されたものがデータの
場合には，このデータは切替スイッチ２５Ａを経て，さ
らに切替スイッチ１４Ａを通り，切替スイッチ２６Ａに
よってＡＬＵ１１Ａのいずれかの入力側に与えられる。 ＡＬＵ１１Ａによる演算結果はレジスタ・ファイル１３
Ａ内の所定のレジスタに格納される。レジスタ・ファイ
ル１３Ａからデータが出力されたときにこのデータは，
切替スイッチ２７Ａによって切替スイッチ１４Ａまたは
バス・コントローラ１５Ａのいずれかに振分けられる。 切替スイッチ１４Ａに振分けられたデータは再びＡＬＵ
１１Ａの入力側に転送される。バス・コントローラ１５
Ａに振分けられたデータは，バス・コントローラ１５Ａ
の制御の下にメモリ２２内の所定のアドレスに格納され
る。

【００３６】３つ以上のプロセッサ主要部を設け，これ
らを時分割で切替えるようにすることができるのはいう
までもない。

【００３７】次に図３を参照して第２の発明の実施例に
ついて述べる。

【００３８】図３は第２の発明の実施例によるプロセッ
サの構成を示すブロック図である。

【００３９】この実施例のプロセッサは１つのＡＬＵ１
１によって２つのプロセッサ機能ＡおよびＢを実現する
。 図３において，図１に示すものと同一物には同一符号が
付されている。ただし，２つのプロセッサ機能Ａおよび
Ｂに共通に用いられるものについては添字ＡまたはＢが
省かれている。

【００４０】ＡＬＵ１１は２つのプロセッサ機能Ａおよ
びＢで要求される演算機能をもっている。

【００４１】このプロセッサには，２つのプロセッサ機
能ＡとＢを切替えるために命令またはデータのバス上に
おける転送を切替える切替スイッチ３１，３２，３３お
よび切替スイッチ（マルチプレクサ）３４，３５が設け
られ，これらの切替スイッチは切替制御信号Ａ／Ｂによ
って切替制御される。

【００４２】１つのＡＬＵ１１に対して，２つの一時記
憶レジスタ１２Ａと１２Ｂ，２つのレジスタ・ファイル
１３Ａと１３Ｂ，２つの命令デコーダ１６Ａと１６Ｂ，
および２つのシーケンサ１７Ａと１７Ｂが設けられてい
る。これに対してバス・コントローラ１５は２つのプロ
セッサ機能に共通に用いられる。切替スイッチ２５，２
６，２７および１４は制御信号ＣＡ（プロセッサ機能Ａ
が働いているとき）または制御信号ＣＢ（プロセッサ機
能Ｂが働いているとき）によって制御される。

【００４３】切替制御信号Ａ／ＢがＨレベルでプロセッ
サ機能Ａが実行されるときには，切替スイッチ３１〜３
５によってレジスタ１２Ａおよびレジスタ・ファイル１
３Ａが選択されるとともに，ＡＬＵ１１は制御信号ＣＡ
に基づいて動作する。また，バス・コントローラ１５は
プロセッサ機能Ａの実現のためにメモリ２２をアクセス
する。

【００４４】切替制御信号Ａ／ＢがＬレベルでプロセッ
サ機能Ｂが実行されるときには，切替スイッチ３１〜３
５によってレジスタ１２Ｂおよびレジスタ・ファイル１
３Ｂが選択されるとともに，ＡＬＵ１１は制御信号ＣＢ
に基づいて動作する。また，バス・コントローラ１５は
プロセッサ機能Ｂの実現のためにメモリ２２をアクセス
する。

【００４５】図３に示すプロセッサもメモリ２２を除い
て１つのＬＳＩを構成するように１チップ上に集積化さ
れることが好ましい，切替制御回路２０はＬＳＩ上に形
成しても別チップ上に形成してもどちらでもよい。

【００４６】３つ以上のプロセッサ機能を１つのＡＬＵ
によって実現できるのはいうまでもない。

【００４７】図４は切替制御回路２０の具体的構成例を
示すものであり，図５はその動作を示すタイム・チャー
トである。

【００４８】切替制御回路２０はクロック信号発生回路
４０を備えており，この発生回路４０から出力されるク
ロック信号ＣＫはそのまま外部に出力されるとともに，
２分周器４４ならびに２つのＤフリップフロップ（ＤＦ
Ｆ）４５および４６のタイミング入力端子に与えられる
。

【００４９】２分周器４４から出力されるクロック信号
ＣＫの２倍の周期をもつ信号はＡＮＤゲート４１に与え
られる。

【００５０】切替制御回路２０には外部から２種類の信
号ＪとＫが与えられる。一方の信号Ｊは，プロセッサ主
要部ＡとＢ（第１の発明）またはプロセッサ機能ＡとＢ
（第２の発明）の時分割動作をさせるかどうかを表わす
ものであり，時分割動作をさせる場合にはＨレベルとな
り，させない場合にはＬレベルとなる。他方の信号Ｋは
，時分割動作をさせない場合において，プロセッサ主要
部ＡとＢのうちのいずれを選択するか，またはプロセッ
サ機能ＡとＢのうちのいずれを選択するかを表わすもの
で（これらを単にＡ機能，Ｂ機能ということにする），
Ａ機能を選択する場合にはＨレベルに設定され，Ｂ機能
を選択する場合にはＬレベルに設定される。

【００５１】信号ＪがＤＦＦ４５のデータ入力端子に与
えられる。ＤＦＦ４５の非反転出力（Ｈレベル）はＡＮ
Ｄゲート４１をイネーブルとし，反転出力（Ｈレベル）
はＡＮＤゲート４２をイネーブルとする。

【００５２】したがって，時分割動作をすることが設定
されている場合には，２分周器４４の出力信号がＡＮＤ
ゲート４１を通り，さらにＯＲゲート４３を経て切替制
御信号Ａ／Ｂとして出力される。

【００５３】一方，信号ＫはＤＦＦ４６のデータ入力端
子に与えられているから，ＤＦＦ４６の非反転出力は信
号ＫがＨレベルのときＨレベル，Ｌレベルの時Ｌレベル
となる。したがって，時分割動作が設定されていないと
きに，Ａ機能が選択されていれば（信号ＫがＨレベル）
このＨレベルの信号がＡＮＤゲート４２，ＯＲゲート４
３を経て切替制御信号Ａ／Ｂとして出力される。Ｂ機能
が選択されている場合には（信号ＫがＬレベル），切替
制御信号Ａ／ＢはＬレベルとなる。

【図面の簡単な説明】

【図１】第１の発明による実施例のプロセッサを示すブ
ロック図である。

【図２】図１に示すプロセッサの動作を示すタイム・チ
ャートである。

【図３】第２の発明による実施例のプロセッサを示すブ
ロック図である。

【図４】切替制御回路の構成例を示すブロック図である
。

【図５】図４に示す回路の動作を示すタイム・チャート
である。

【符号の説明】

１１，１１Ａ，１１Ｂ　　ＡＬＵ １２Ａ，１２Ｂ　　一時記憶レジスタ １３Ａ，１３Ｂ　　レジスタ・ファイル１５，１５Ａ，
１５Ｂ　　バス・コントローラ１６Ａ，１６Ｂ　　命令
デコーダ １７Ａ，１７Ｂ　　シーケンサ ２０　　切替制御回路 ２１　　時分割切替回路 ２２　　メモリ ３１，３２，３３，３４，３５　　切替スイッチ４０　
　クロック信号発生回路 ４１，４２　　ＡＮＤゲート ４４　　２分周器 ４５，４６　　Ｄフリップフロップ

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　ＡＬＵ，ＡＬＵの入，出力側に設けら
   れたレジスタ群，共用メモリのアクセスを制御するバス
   ・コントローラおよび命令を解読してその命令にしたが
   う制御を行う制御回路をそれぞれ含む少なくとも２種類
   のプロセッサ主要部，これらのプロセッサ主要部と共用
   メモリとの間のバスを切替える切替スイッチ回路，なら
   びにこの切替スイッチ回路を制御する切替制御信号を発
   生する切替制御回路，を備えたプロセッサ。
2. 【請求項２】　　少なくとも上記２種類のプロセッサ主
   要部および切替スイッチ回路が集積化され単一のＬＳＩ
   を構成している請求項１に記載のプロセッサ。
3. 【請求項３】　　上記切替制御回路が，２種類のプロセ
   ッサ主要部の時分割切替えを行なうかどうかを表わす第
   １の入力信号に応答して時分割切替えを行なう場合には
   上記２種類のプロセッサを交互に切替える切替制御信号
   を発生する第１の回路と，時分割切替えを行なわない場
   合に動作させるプロセッサ主要部を選択する第２の入力
   信号と上記第１の入力信号に応答して，時分割切替えを
   行なわない場合には上記第２の入力信号により指定され
   るプロセッサ主要部を選択する切替制御信号を発生する
   第２の回路とを備えている請求項１に記載のプロセッサ
   。
4. 【請求項４】　　上記切替制御回路がクロック信号発生
   回路を含み，クロック信号に同期した切替制御信号を出
   力する請求項１または３に記載のプロセッサ。
5. 【請求項５】　　ＡＬＵおよび共用メモリのアクセスを
   制御するバス・コントローラを含む単一のプロセッサ主
   要部，上記ＡＬＵの入，出力側に設けられた少なくとも
   ２種類のレジスタ群，および命令を解読してその命令に
   したがう制御を行なう少なくとも２種類の制御回路，共
   用メモリから読出された命令の上記の少なくとも２種類
   の制御回路のいずれかへの転送，および上記ＡＬＵの入
   ，出力の上記少なくとも２種類のいずれかのレジスタ群
   からのおよびいずれかのレジスタ群への転送を切替える
   切替スイッチ回路群，ならびにこれらの切替スイッチ回
   路群を制御する切替制御信号を発生する切替制御回路，
   を備えたプロセッサ。
6. 【請求項６】　　上記単一のプロセッサ主要部，上記少
   なくとも２種類のレジスタ群および制御回路，ならびに
   切替スイッチ回路群が集積化され，単一のＬＳＩを構成
   している請求項１に記載のプロセッサ。
7. 【請求項７】　　上記切替制御回路が，単一のプロセッ
   サ主要部の２種類の機能の時分割切替えを行なうかどう
   かを表わす第１の入力信号に応答して時分割切替えを行
   なう場合には上記制御回路およびレジスタ群を交互に切
   替える切替制御信号を発生する第１の回路と，時分割切
   替えを行なわない場合に動作させる制御回路およびレジ
   スタ群を選択する第２の入力信号と上記第１の入力信号
   に応答して，時分割切替えを行なわない場合には上記第
   ２の入力信号により指定される制御回路およびレジスタ
   群を選択する切替制御信号を発生する第２の回路とを備
   えている請求項５に記載のプロセッサ。
8. 【請求項８】　　上記切替制御回路がクロック信号発生
   回路を含み，クロック信号に同期した切替制御信号を出
   力する請求項５または７に記載のプロセッサ。