JPH0855477A

JPH0855477A - メモリ装置

Info

Publication number: JPH0855477A
Application number: JP6189267A
Authority: JP
Inventors: Takeo Niifuna; 剛夫新舟
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-11
Filing date: 1994-08-11
Publication date: 1996-02-27

Abstract

(57)【要約】【目的】メモリ（ＲＡＭ）のチップ外部からアドレス指
定する回路の負担及びアドレスバスの使用率を減じる。【構成】ＲＡＭチップ11内に、アレイ状に配された素子
によりデータを記憶するメモリアレイ12と、このメモリ
アレイ12のアクセス位置をデコードするアドレスデコー
ダ13と、チップ外部から値を設定保持可能な設定レジス
タ15とを備え、この設定レジスタ15に設定された値を直
接あるいは演算を施して上記アドレスデコーダ13に供
し、上記メモリアレイ12のアクセスを行なわせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクセス速度を向上さ
せたメモリ装置に関する。

【０００２】

【従来の技術】従来、汎用のＲＡＭを使用してコンピュ
ータシステムを設計する場合、一般に設計者はそのＲＡ
Ｍが接続されるＩＣ、ＬＳＩ等の仕様からアクセス方法
のタイミング等を熟慮し、該ＲＡＭをどのように動作さ
せるかを考えながら周辺回路を設計するようにしてい
る。この場合、ＲＡＭへの指定アドレスは常に外部から
与えるようになっており、ラインメモリやフィールドメ
モリ等の連続したアドレスをアクセスする一部のメモリ
を除いては、アクセスするアドレスに規則性があっても
常に上記指定アドレスを外部より与える方法を踏襲して
いた。

【０００３】

【発明が解決しようとする課題】上述した如く通常の汎
用のＲＡＭに対するアクセスの際には、アドレスが規則
性をもって変化する場合と否とに拘らず、その指定アド
レスを常に外部から与え続けなくてはならない。そのた
め、アドレスを計算によって生成する回路からアドレス
バスを介して当該ＲＡＭに至るまで随時アクセスを実行
し続けなければならず、該アドレスの生成回路からアド
レスを出力し続ける手順が必要となり、アドレスバスを
常用することとなる一方、アドレスの生成回路にて指定
アドレスを生成するのに使用できる計算時間は非常に短
いので、アドレスの生成回路に対する負荷も大きいとい
う不具合を生じていた。

【０００４】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、指定アドレスがラ
ンダムに変化するアクセスも充分可能としながら、指定
アドレスがある程度規則性をもって変化する場合にはチ
ップ外部からのアドレス指定を不要とし、チップ外部か
らアドレス指定する回路の負担及びアドレスバスの使用
を減じながら高速に動作可能としたメモリ装置を提供す
ることにある。

【０００５】

【課題を解決するための手段】すなわち本発明は、１つ
のＲＡＭチップ内に、アレイ状に配された素子によりデ
ータを記憶するメモリアレイと、このメモリアレイのア
クセス位置をデコードするアドレスデコーダと、チップ
外部から値を設定保持可能な第１のレジスタとを備え、
この第１のレジスタに設定された値を直接あるいは演算
を施して上記アドレスデコーダに供し、上記メモリアレ
イのアクセスを行なわせるようにしたものである。

【０００６】

【作用】上記のような構成とすることにより、指定アド
レスがある程度規則性をもって変化する場合にはＲＡＭ
チップの内部で指定アドレスを発生可能としたので、場
合に応じてはチップ外部からのアドレス指定が不要とな
り、チップ外部からアドレス指定する回路の負担及びア
ドレスバスの使用を減じながら高速に動作させることも
可能となる。

【０００７】

【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路の基本構成を示すもので、11がＲ
ＡＭチップである。このＲＡＭチップ11内には、アレイ
状に配された素子によりデータを記憶するメモリアレイ
12、このメモリアレイ12のアクセス位置をデコードする
アドレスデコーダ13、ＲＡＭチップ11全体を制御する制
御回路14等の一般的な構成回路の他に、チップ外部から
与えられる値を設定保持する設定レジスタ15、アドレス
を選択するための選択情報を保持する選択レジスタ16及
び実際の指定アドレスを外部で参照するための参照レジ
スタ17が配設されている。また、このＲＡＭチップ11は
外部のシステムとアドレスバスＡＢ、データバスＤＢ及
び制御信号線ＣＳを介して接続され、特に設定レジスタ
15、選択レジスタ16及び参照レジスタ17は図示しない外
部バスとも接続される。

【０００８】上記のような基本構成にあって、実際に設
定レジスタ15に設定保持した値を使用してアドレス指定
を行なう場合の第１の回路実現例を図２に示す。同図
で、設定レジスタ15に選択された値は選択回路21及び演
算回路22へ送出される。演算回路22は、設定レジスタ15
からの値に対して、例えば所定の数値ｎを加算するよう
な予め定められた演算を実行するもので、その演算結果
は上記選択回路21へ送出される。

【０００９】選択回路21では、ＲＡＭチップ11外部から
与えられる選択信号20に従い、アドレスバスＡＢを介し
て入力されるアドレス、設定レジスタ15に選択保持され
るアドレス及び設定レジスタ15に保持されたアドレスに
演算回路22にて演算を施したその演算結果の中から１つ
を選択してアドレスデコーダ13に供し、メモリアレイ12
の当該アドレスをアクセスさせるもので、必要に応じて
この選択回路21での選択内容は上記設定レジスタ15に送
出され、再設定される。

【００１０】次いで第２の回路実現例を図３に示す。同
図で、設定レジスタ15に選択された値は演算回路23，22
へ送出される。演算回路22は、設定レジスタ15からの値
に対して、例えば所定の数値ｎを加算するような予め定
められた演算を実行するもので、その演算結果は上記演
算回路23へ送出される。

【００１１】演算回路23では、ＲＡＭチップ11外部から
与えられる選択信号20、アドレスバスＡＢを介して入力
されるアドレス、設定レジスタ15に選択保持されるアド
レス及び設定レジスタ15に保持されたアドレスに演算回
路22にて演算を施したその演算結果の中から少なくとも
１つを用いて予め定められた演算を実行し、その演算結
果をアドレスデコーダ13に供し、メモリアレイ12の当該
アドレスをアクセスさせるもので、必要に応じてこの演
算回路23での演算結果は上記設定レジスタ15に送出さ
れ、再設定される。

【００１２】なお、上記第１及び第２の実現例はいずれ
もＲＡＭチップ11の外部より選択信号20を与えるものと
して説明したが、これに代えてＲＡＭチップ11内の選択
レジスタ16の保持値を用いるようにしてもよい。

【００１３】例えば図４（Ａ）は上記図２での選択信号
20に代えて選択レジスタ16の保持値24を用いた第３の実
現例を示すものである。この同図（Ａ）で選択回路21
は、選択レジスタ16の保持値24を選択信号とし、アドレ
スバスＡＢを介して入力されるアドレス、設定レジスタ
15に選択保持されるアドレス及び設定レジスタ15に保持
されたアドレスに演算回路22にて演算を施したその演算
結果の中から１つを選択してアドレスデコーダ13に供
し、メモリアレイ12の当該アドレスをアクセスさせるも
のである。必要によりこの選択回路21での選択内容は上
記設定レジスタ15に送出され、再設定されることとな
る。

【００１４】また、図４（Ｂ）は上記図３での選択信号
20に代えて選択レジスタ16の保持値24を用いた第４の実
現例を示すものである。すなわち、同図（Ｂ）で演算回
路23は、選択レジスタ16の保持値24、アドレスバスＡＢ
を介して入力されるアドレス、設定レジスタ15に選択保
持されるアドレス及び設定レジスタ15に保持されたアド
レスに演算回路22にて演算を施したその演算結果の中か
ら少なくとも１つを用いて予め定められた演算を実行
し、その演算結果をアドレスデコーダ13に供し、メモリ
アレイ12の当該アドレスをアクセスさせるものである。
必要に応じてこの演算回路23での演算結果は上記設定レ
ジスタ15に送出され、再設定されることとなる。

【００１５】さらに、上記第３及び第４の実現例はいず
れもＲＡＭチップ11内の選択レジスタ16の保持値24をそ
のまま用いるものとして説明したが、この保持値24とＲ
ＡＭチップ11外部からの選択信号20の少なくとも一方に
より予め定められた演算を実行し、その演算結果を代わ
りに用いることとしてもよい。

【００１６】例えば図５（Ａ）は上記図４（Ａ）での選
択レジスタ16の保持値24に代えて、この保持値24とチッ
プ11外部からの選択信号20の少なくとも一方により演算
を行なう演算回路25を用いた第５の実現例を示すもので
ある。この同図（Ａ）で選択回路21は、演算回路25より
与えられる演算結果を選択信号とし、アドレスバスＡＢ
を介して入力されるアドレス、設定レジスタ15に選択保
持されるアドレス及び設定レジスタ15に保持されたアド
レスに演算回路22にて演算を施したその演算結果の中か
ら１つを選択してアドレスデコーダ13に供し、メモリア
レイ12の当該アドレスをアクセスさせるものである。必
要によりこの選択回路21での選択内容は上記設定レジス
タ15に送出され、再設定されることとなる。

【００１７】また、図５（Ｂ）は上記図４（Ｂ）での選
択レジスタ16の保持値24に代えて、この保持値24とチッ
プ11外部からの選択信号20の少なくとも一方により演算
を行なう演算回路25を用いた第６の実現例を示すもので
ある。すなわち、同図（Ｂ）で演算回路23は、演算回路
25からの演算結果、アドレスバスＡＢを介して入力され
るアドレス、設定レジスタ15に選択保持されるアドレス
及び設定レジスタ15に保持されたアドレスに演算回路22
にて演算を施したその演算結果の中から少なくとも１つ
を用いて予め定められた演算を実行し、その演算結果を
アドレスデコーダ13に供し、メモリアレイ12の当該アド
レスをアクセスさせるものである。必要に応じてこの演
算回路23での演算結果は上記設定レジスタ15に送出さ
れ、再設定されることとなる。

【００１８】以上第１乃至第６の回路実現例のいずれに
あっても、ランダムアクセス性を損なわずに、指定アド
レスが規則性をもって変化する場合にはチップ内部で指
定アドレスを生成することができるため、ＲＡＭチップ
11外部にある図示しないアドレスを生成するための回路
の負担を減らし、その回路量を削減することができると
共に、高速に動作可能となる。

【００１９】なお、上記第１乃至第６の回路実現例では
示さなかったが、参照レジスタ17は前述したＲＡＭチッ
プ11内部での演算情報（アドレス）を保持し、これを読
出してＲＡＭチップ11外部に出力することによりＲＡＭ
チップ11内での動作状態を参照可能とするためのもので
ある。以下、この参照レジスタ17を含めてデータバスＤ
Ｂよりアドレスを設定する場合の第７の回路実現例を図
６に示す。

【００２０】同図で、ＲＡＭチップ11外部からの選択信
号20、設定レジスタ15、選択レジスタ16及び参照レジス
タ17の保持内容はいずれも演算回路26に入力され、ここ
でその内の少なくとも１つを用いて予め定められた演算
が実行され、その演算結果が選択信号として選択回路27
へ与えられる。

【００２１】この選択回路27は、演算回路26からの選択
信号に従ってデータバスＤＢと設定レジスタ15、選択レ
ジスタ16、参照レジスタ17及びメモリアレイ12の間での
データ（アドレス）の入出力を選択制御するものであ
る。

【００２２】このような構成とすることで、実際にアク
セスするメモリアレイ12のアドレス情報を参照レジスタ
17に保持させ、必要に応じてこの参照レジスタ17の保持
内容をＲＡＭチップ11の外部に出力して利用することが
できるため、同様の参照のための動作をＲＡＭチップ11
の外部で行なう場合に比して、ＲＡＭチップ11外部にあ
る図示しないアドレスを生成するための回路の負担を減
らし、その回路量を削減することができると共に、デー
タバスＤＢを介してアドレスを参照できるようにしたた
めに参照専用の外部接続端子を要さず、ＲＡＭチップ11
の端子（ピン）の増加を最小限に抑えることができる。

【００２３】

【発明の効果】以上詳記した如く本発明によれば、指定
アドレスがランダムに変化するアクセスも充分可能とし
ながら、指定アドレスがある程度規則性をもって変化す
る場合にはチップ外部からのアドレス指定を不要とし、
チップ外部からアドレス指定する回路の負担及びアドレ
スバスの使用を減じながら高速に動作可能としたメモリ
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る基本回路構成を示すブ
ロック図。

【図２】同実施例に係る第１の回路実現例を示すブロッ
ク図。

【図３】同実施例に係る第２の回路実現例を示すブロッ
ク図。

【図４】同実施例に係る第３及び第４の回路実現例を示
すブロック図。

【図５】同実施例に係る第５及び第６の回路実現例を示
すブロック図。

【図６】同実施例に係る第７の回路実現例を示すブロッ
ク図。

【符号の説明】

11…ＲＡＭチップ、12…メモリアレイ、13…アドレスデ
コーダ、14…制御回路、15…設定レジスタ、16…選択レ
ジスタ、17…参照レジスタ、20…選択信号、21,27…選
択回路、22，23，25，26…演算回路、24…保持値。

Claims

【特許請求の範囲】

【請求項１】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能なレジスタと、このレジスタに保持された値を上記アドレスデコーダに
供し、上記メモリアレイのアクセスを行なわせる制御手
段とを１チップ内に具備したことを特徴とするメモリ装
置。
【請求項２】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能なレジスタと、このレジスタに保持された値をもって所定の演算を行な
う演算回路と、チップ外部から与えられる選択信号に従って、上記レジ
スタに設定された値、チップ外部からアドレスバスを介
して入力される値及び上記演算回路が出力する値のいず
れか一つを選択して上記アドレスデコーダに供し、上記
メモリアレイのアクセスを行なわせる選択回路とを１チ
ップ内に具備したことを特徴とするメモリ装置。
【請求項３】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能なレジスタと、このレジスタに保持された値をもって所定の演算を行な
う第１の演算回路と、チップ外部から与えられる選択信号、上記レジスタに設
定された値、チップ外部からアドレスバスを介して入力
される値及び上記第１の演算回路が出力する値の少なく
とも一つを用いて演算を行ない、その演算結果を上記ア
ドレスデコーダに供して上記メモリアレイのアクセスを
行なわせる第２の演算回路とを１チップ内に具備したこ
とを特徴とするメモリ装置。
【請求項４】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタの保持する選択情報に従って、上記
第１のレジスタに保持された値、チップ外部からアドレ
スバスを介して入力される値及び上記演算回路が出力す
る値のいずれか一つを選択して上記アドレスデコーダに
供し、上記メモリアレイのアクセスを行なわせる選択回
路とを１チップ内に具備したことを特徴とするメモリ装
置。
【請求項５】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう第１の演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタに保持された選択情報、上記第１の
レジスタに保持された値、チップ外部からアドレスバス
を介して入力される値及び上記第１の演算回路が出力す
る値の少なくとも一つを用いて演算を行ない、その演算
結果を上記アドレスデコーダに供して上記メモリアレイ
のアクセスを行なわせる第２の演算回路とを１チップ内
に具備したことを特徴とするメモリ装置。
【請求項６】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう第１の演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタの保持する選択情報とチップ外部か
ら与えられる選択信号の少なくとも一方を用いて所定の
演算を行なう第２の演算回路と、この第２の演算回路の出力する値に従って、上記第１の
レジスタに保持された値、チップ外部からアドレスバス
を介して入力される値及び上記演算回路が出力する値の
いずれか一つを選択して上記アドレスデコーダに供し、
上記メモリアレイのアクセスを行なわせる選択回路とを
１チップ内に具備したことを特徴とするメモリ装置。
【請求項７】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう第１の演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタの保持する選択情報とチップ外部か
ら与えられる選択信号の少なくとも一方を用いて所定の
演算を行なう第２の演算回路と、この第２の演算回路の出力する値、上記第１のレジスタ
に保持された値、チップ外部からアドレスバスを介して
入力される値及び上記第１の演算回路が出力する値の少
なくとも一つを用いて演算を行ない、その演算結果を上
記アドレスデコーダに供して上記メモリアレイのアクセ
スを行なわせる第３の演算回路とを１チップ内に具備し
たことを特徴とするメモリ装置。
【請求項８】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能なレジスタと、このレジスタに保持された値をもって所定の演算を行な
う演算回路と、上記レジスタに設定された値と上記演算回路が出力する
値のいずれか一方を選択して上記レジスタに入力設定す
る選択回路とを１チップ内に具備したことを特徴とする
メモリ装置。
【請求項９】アレイ状に配された素子によりデータを
記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能なレジスタと、このレジスタに保持された値をもって所定の演算を行な
う第１の演算回路と、チップ外部から与えられる選択信号、上記レジスタに設
定された値、チップ外部からアドレスバスを介して入力
される値及び上記第１の演算回路が出力する値の少なく
とも一つを用いて演算を行ない、その演算結果を上記レ
ジスタに入力設定する第２の演算回路とを１チップ内に
具備したことを特徴とするメモリ装置。
【請求項１０】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタの保持する選択情報に従って、上記
第１のレジスタに保持された値と上記演算回路が出力す
る値のいずれか一方を選択して上記第１のレジスタに入
力設定する選択回路とを１チップ内に具備したことを特
徴とするメモリ装置。
【請求項１１】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう第１の演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタに保持された選択情報、上記第１の
レジスタに保持された値及び上記第１の演算回路が出力
する値の少なくとも一つを用いて演算を行ない、その演
算結果を上記第１のレジスタに入力設定する第２の演算
回路とを１チップ内に具備したことを特徴とするメモリ
装置。
【請求項１２】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう第１の演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタの保持する選択情報とチップ外部か
ら与えられる選択信号の少なくとも一方を用いて所定の
演算を行なう第２の演算回路と、この第２の演算回路の出力する値に従って、上記第１の
レジスタに保持された値と上記演算回路が出力する値の
いずれか一方を選択して上記第１のレジスタに入力設定
する選択回路とを１チップ内に具備したことを特徴とす
るメモリ装置。
【請求項１３】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値をもって所定の演算
を行なう第１の演算回路と、チップ外部から選択情報を設定保持可能な第２のレジス
タと、この第２のレジスタの保持する選択情報とチップ外部か
ら与えられる選択信号の少なくとも一方を用いて所定の
演算を行なう第２の演算回路と、この第２の演算回路の出力する値、上記第１のレジスタ
に保持された値及び上記第１の演算回路が出力する値の
少なくとも一つを用いて演算を行ない、その演算結果を
上記第１のレジスタに入力設定する第３の演算回路とを
１チップ内に具備したことを特徴とするメモリ装置。
【請求項１４】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、この第１のレジスタに保持された値を上記アドレスデコ
ーダに供し、上記メモリアレイのアクセスを行なわせる
制御手段と、上記第１のレジスタの保持値及びチップ内部の制御情報
の内の１つを保持し、その保持値を当該チップの動作参
照用としてチップ外部に出力する第２のレジスタとを１
チップ内に具備したことを特徴とするメモリ装置。
【請求項１５】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、チップ外部から選択情報を設定保持可能な第２のレジス
タと、上記第１のレジスタの保持値、第２のレジスタの保持値
及びチップ内部の制御情報の内の１つを保持し、その保
持値を当該チップの動作参照用としてチップ外部に出力
する第３のレジスタと、チップ外部から与えられる選択信号に従い、上記第１乃
至第３のレジスタ及び上記メモリアレイとチップに接続
されたデータバスとの間を選択的に切換えて上記第１乃
至第３のレジスタ及び上記メモリアレイそれぞれの入出
力を制御する選択回路とを１チップ内に具備したことを
特徴とするメモリ装置。
【請求項１６】アレイ状に配された素子によりデータ
を記憶するメモリアレイと、このメモリアレイのアクセス位置をデコードするアドレ
スデコーダと、チップ外部から値を設定保持可能な第１のレジスタと、チップ外部から選択情報を設定保持可能な第２のレジス
タと、上記第１のレジスタの保持値、第２のレジスタの保持値
及びチップ内部の制御情報の内の１つを保持し、その保
持値を当該チップの動作参照用としてチップ外部に出力
する第３のレジスタと、チップ外部から与えられる選択信号及び上記第１乃至第
３のレジスタそれぞれの保持値の少なくとも１つを用い
て所定の演算を行なう演算回路と、この演算回路の出力する値に従って上記第１乃至第３の
レジスタ及び上記メモリアレイとチップに接続されたデ
ータバスとの間を選択的に切換えて上記第１乃至第３の
レジスタ及び上記メモリアレイそれぞれの入出力を制御
する選択回路とを１チップ内に具備したことを特徴とす
るメモリ装置。