JP2769384B2

JP2769384B2 - 演算制御ｉｃおよび情報処理装置

Info

Publication number: JP2769384B2
Application number: JP2165444A
Authority: JP
Inventors: 健一西川; 康雄黒須; 佳弘横山; 信明伊豆野; 秀文増崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-06-22
Filing date: 1990-06-22
Publication date: 1998-06-25
Anticipated expiration: 2013-06-25
Also published as: JPH0454632A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、各種演算を実行する演算制御ICに関し、特
に、画像の演算処理を実行するイメージプロセッサに関
するものである。

［従来の技術］近年の、メモリの高速化および低価格化に伴い、メモ
リにテーブルを設け、これを参照して各種の演算を行う
ことが多く採用されている。

すなわち、特開昭60−65332号公報に記載されている
ように、演算処理を行う演算回路よりの出力データを直
接にメモリのアドレス線に入力し、また、メモリよりの
出力データを演算回路に直接入力するよう構成する。

そして、演算実行時には、演算回路は、あらかじめメ
モリに設けた演算テーブルに直接アクセスして、演算結
果を得る。

このように、この技術によれば、多数のデータを高速
に、かつ、複雑な演算処理を簡単な回路によって実現で
きる。

［発明が解決しようとする課題］前記従来の技術によれば、各演算に応じて個別のメモ
リを用意する必要がある。

しかし、たとえば、一個のLSIで、複数のテーブルを
必要とする演算処理を実行する場合に、この従来技術を
適用したならば、各演算処理に対して個別のメモリを接
続しなければならず、効率の悪いものとなってしまう。

また、それぞれのメモリに対して、アドレス線、デー
タ線が必要となるため、LSIの外部信号ピン数が増加
し、外部信号ピン数の制限により実現できなくなるとい
う問題が生じる。

また、演算処理が、テーブルではなくバッファを必要
とする場合も同様の問題が生じる。

そこで、本発明は、メモリに設けたテーブルやバッフ
ァを必要とする複数の演算を実現できる演算制御ICを提
供することを目的とする。

［課題を解決するための手段］本発明は、前記目的達成のために、演算を行う複数の
演算回路と、複数の演算回路を、選択的に、外部メモリ
に接続するセレクタ回路とを有することを特徴とする第
１の演算制御ICを提供する。

また、本発明は、前記目的達成のために、外部メモリ
に設けた演算テーブルを用いて、演算を行う複数の演算
回路と、外部メモリへのアドレス端子と、２以上の前記
演算回路へのデータ入力に接続する外部メモリよりのデ
ータ入力端子と、前記２以上の演算回路のうちの、いづ
れかの演算回路よりのデータ出力を、選択的に、前記外
部メモリへのアドレス端子に接続するセレクタ回路と、
を有することを特徴とする第２の演算制御ICを提供す
る。

なお、本第２の演算制御ICにおいては、前記外部メモ
リを書き換え可能なメモリとし、前記２以上の演算回路
が用いる演算テーブルのデータを出力するデータ設定回
路と、データ設定回路が出力するテーブルデータを格納
するアドレスを生成するアドレス生成回路と、データ設
定回路よりのデータ出力に接続する外部メモリへのデー
タ出力端子とを備え、前記セレクタ回路は、前記２以上
の演算回路のうちの、いづれかの演算回路よりのデータ
出力、または、アドレス生成回路が生成したアドレス出
力を、選択的に、前記外部メモリへのアドレス端子に接
続するようにしても良い。

また、前記目的達成のために、本発明は、データバッ
ファとして外部メモリを用いて、演算を行う複数の演算
回路と、外部メモリへのアドレス端子と、外部メモリへ
のデータ出力端子と、２以上の前記演算回路へのデータ
入力に接続する外部メモリよりのデータ入力端子と、前
記２以上の演算回路のうちの、いづれかの演算回路より
のデータ出力を、選択的に、前記外部メモリへのデータ
出力端子に接続するセレクタ回路と、前記２以上の演算
回路の出力データを格納または前記２以上の演算回路へ
の入力データを読み出す、外部メモリのアドレスを、前
記外部メモリへのアドレス端子に出力するアドレス生成
回路と、を有することを特徴とする第３の演算制御ICを
提供する。

また、さらに、本発明は、前記目的達成のために、外
部メモリに設けた演算テーブルを用いて演算を行う１以
上の第１種の演算回路と、データバッファとして外部メ
モリを用いて演算を行う１以上の第２種の演算回路と、
外部メモリへのアドレス端子と、前記１以上の第１種の
演算回路へのデータ入力と前記１以上の第２種の演算回
路へのデータ入力とに接続した外部メモリよりのデータ
入力端子と、前記１以上の第２種の演算回路の出力デー
タを格納する外部メモリのアドレス、または、前記１以
上の第２種の演算回路への入力データを読み出す外部メ
モリのアドレスを選択的に出力するアドレス生成回路
と、前記１以上の第１種の演算回路のうちの、いづれか
の演算回路よりのデータ出力、または、アドレス生成回
路の生成したアドレスを、選択的に、前記外部メモリへ
のアドレス端子に接続するセレクタ回路と、前記１以上
の第２種の演算回路よりのデータ出力に接続可能な外部
メモリへのデータ出力端子とを有することを特徴とする
第４の演算制御ICを提供する。

なお、本第４の演算制御ICにおいては、前記外部メモ
リを書き換え可能なメモリとし、前記１以上の第１種の
演算回路が用いるテーブルデータを外部メモリに出力す
るデータ設定回路と、前記１以上の第１種の演算回路の
うちの、いづれかの演算回路よりのデータ出力、また
は、データ設定回路よりのデータ出力を、選択的に外部
メモリへのデータ出力端子に接続する第２セレクタ回路
とを備え、かつ、前記アドレス生成回路は、前記１以上
の第２種の演算回路の出力データを格納する外部メモリ
のアドレス、または、前記１以上の第２種の演算回路へ
の入力データを読み出す外部メモリのアドレス、また
は、データ設定回路が出力するテーブルデータを格納す
る外部メモリのアドレスを選択的に出力するようにして
も良い。

また、本発明は、特に、前記第４の演算制御ICにおい
て、前記第１種の演算回路は画像の濃度変換処理を行
い、前記第２種の演算回路は画像の90゜回転処理を行う
ことを特徴とするイメージプロセッサを第５の演算制御
ICとして提供する。

また、併せて、本発明は、前記演算制御ICと、該演算
制御ICの演算回路が用いる、２以上の演算テーブルを記
憶するメモリ、または、２以上の演算回路にデータバッ
ファとして用いられるメモリ、または、１以上の演算テ
ーブルを記憶する１以上の演算回路にデータバッファと
して用いられるメモリとを備えたことを特徴とする情報
処理装置をも提供する。

［作用］本発明に係る第１の演算制御ICによれば、セレクタ回
路は、選択的に、外部メモリを各演算制御回路に接続す
るため、複数の演算回路で１つの外部メモリを共用する
ことができる。

また、本発明に係る第２の演算制御ICによれば、前記
２以上の演算回路は、セレクタ回路を介してデータを外
部メモリへのアドレス端子より外部メモリに出力し、こ
のデータをアドレスとして外部メモリより読み出したデ
ータを、外部メモリよりのデータ入力端子より受け取る
ことができるので、１つの外部メモリを、それぞれの演
算テーブルとして利用することができる。

また、本発明に係る第３の演算制御回路によれば、２
以上の前記演算回路は、セレクタを介して、出力データ
を外部メモリに格納する、また、読み出したデータを、
外部メモリよりのデータ入力端子より受け取ることがで
きるので、１つの外部メモリを、それぞれのデータバッ
ファとして利用することができる。

また、本発明に係る第４の演算制御ICによれば、セレ
クタ回路は、外部メモリの演算テーブルを利用する場合
には、演算テーブルを利用する第１種の演算回路よりの
データ出力を、または、外部メモリをデータバッファと
して利用する場合には、アドレス生成回路の生成した、
外部メモリをデータバッファとして利用する第２種の演
算回路の出力データを格納するアドレスを、前記外部メ
モリへのアドレス端子に接続する。また、前記１以上の
第２種の演算回路よりのデータ出力は、該データの外部
メモリへの格納時にはデータ出力端子に接続する。

したがい、１の外部メモリを、前記１以上の第１種の
演算回路は演算テーブルとして、また、前記１以上の第
２種の演算回路はデータバッファとして利用することが
できる。

また、前記第２、４演算制御ICにおいて、データ設定
回路を備えた場合は、外部メモリのテーブルを動的に変
更することが可能になる。

［実施例］以下、本発明の一実施例を説明する。

まず、本発明に係る演算制御ICの第１実施例について
説明する。

第１図に、本第１実施例に係る演算演算制御ICの構成
を示す。

図示する例は、本発明に係る演算制御ICを情報処理装
置等に適用した例であり、一つのメモリをバッファメモ
リとテーブルに用いて複数の演算処理を行うものであ
る。

図中、100は演算制御ICを示す。101はバスであり、演
算制御IC100と、図示しない他の回路やメインメモリやC
PU等の結ぶものである。102は演算制御ICのみが使用
し、かつ演算制御ICの動作クロックに同期して書き込
み、読み出しが可能であり、演算制御ICにバスを介さず
に直接に接続されているランダムアクセスメモリである
（以下“RAM"と記す）。

演算制御IC中、103は演算制御ICを統括的に制御する
制御回路である。104は演算制御ICの機能である。バッ
ファメモリを必要とする第一の演算を実際に行う演算回
路である。105は演算制御ICの機能である演算テーブル
用メモリを必要とする第二の演算を実際に行う演算回路
である。106はRAM102をテーブルとして使用する際に、R
AM102にテーブルデータをロードするためのデータ設定
回路、107はRAM102をバッファメモリとして使用する場
合や、RAM102にテーブルデータをロードする際にアドレ
スを制御するアドレスカウンタ。108、109、110、111、
112はデータを選択するセレクタである。

次に、本第１実施例に係る演算制御ICの動作について
説明する。

まず、演算制御IC100がバッファメモリを必要とする
第一の演算を実行する場合について述べる。

最初に、バス101を介して、CPU等より、制御回路103
に対して、第一の演算を行う命令を発行されると、制御
回路103は、演算回路104に対して起動を掛ける。

演算回路104は、バス101を介して入力されたデータに
対して演算処理を行う。

そして、その処理の最中に生じる中間的な値をバッフ
ァリングする必要がある場合には、演算回路104が、セ
レクタ110を通してRAM102にライトイネーブル信号を発
行して書き込み状態に設定する。

また、続いて、アドレスカウンタ107に起動を掛け
る。次に、アドレスカウンタ107がセレクタ111を通して
指示するアドレスに、順次バッファリングするデータを
セレクタ112を通して、RAM102に書き込む。

また、バッファリングしたデータを読み出す場合は、
演算回路104がアドレスカウンタ107に起動を掛けて、書
き込まれたデータをアドレスカウンタ107の指示するア
ドレスに従って順次読み込む。

そして、演算処理の最終結果が得られたら、セレクタ
108を通じてバス101に出力する。

制御回路103は、以上の演算処理において、セレクタ1
08、108、110、111、112を操作することによって処理を
制御する。

次に、この演算制御IC100が、テーブル演算を必要と
する第二の演算を実行する場合について説明する。

まず、第一の演算と同様に、制御回路103に対し、第
二の演算を行う命令が発行されると、制御回路103は、
データ設定回路106に対して、行う演算処理に必要なテ
ーブルデータをRAM102にロードするように命令を発行す
る。

これを受け、データ設定回路106は、前記第一の演算
と同様に、アドレスカウンタ107を起動して、バス101を
介して入力されたデータに従い、テーブルデータをセレ
クタ112を通じて、アドレスカウンタの指示するRAM102
のアドレスに書き込む。

次に、制御回路103は、演算回路105に対して起動を指
示する。

起動された演算回路105は、バス101を介して入力され
たデータに対して演算処理を行う。

そして、その演算処理の際に、演算テーブルを用いた
演算が必要な場合は、入力データをセレクタ111を通し
てRAM102のアドレスに入力する。

そして、先に書き込んだテーブルデータに応じて、そ
の入力データに対応した演算結果がRAM102より出力さ
れ、演算回路105に入力される。

その演算結果に基づいて、演算回路105は、さらに演
算を行い、最後に、セレクタ108を通じて最終演算結果
をバス101に出力する。

制御回路103は、以上の演算回路105の処理を通じて、
セレクタ108、109、110、111、112を操作することによ
って処理を制御する。

以上説明したように、本第１実施例によれば１つのラ
ンダムアクセスメモリを、バッファメモリと演算テーブ
ルとに用いて、複数の演算処理を行う演算制御ICが実現
できる。

次に、本発明に係る演算制御ICの第２の実施例を説明
する。

第２図に、本実施例に係る演算制御ICの構成を示す。

図示する例は、本発明に係る演算制御ICを、情報処理
装置等に適用した例であり、一つのメモリを複数の演算
テーブルとして用い、複数の演算処理を行うものであ
る。

図中、101、102は、第一の実施例と同様に、それぞれ
バス、RAMを示す。

200は、演算制御ICを示す。

演算制御IC中において、103は制御回路であり、201は
RAM102にテーブルデータをロードするためのデータ設定
回路、202は演算制御ICの機能である第一の演算を実際
に行う演算回路である。

203は演算制御ICの機能である第二の演算を実際に行
う演算回路である。

演算回路は202、203は、共に演算テーブルを用いて演
算を行う。

204、205はセレクタである。

次に、本第２実施例に係る演算制御ICの動作を説明す
る。

まず演算制御回路200が、第一の演算を実行する場合
について説明する。

前記第１実施例と同様に、制御回路103に、第一の演
算を行う命令が発行されると、制御回路103はデータ設
定回路201を起動する。

起動されたデータ設定回路201は、バス101から入力さ
れたデータに基づいて、テーブルデータを作成する。こ
の場合、データ設定回路201は、セレクタ204を通じてRA
M102のアドレスと、書き込みデータを同時に指定する。

次に、制御回路103は、演算回路202を起動する。

起動された演算回路202は、バス101を介して入力され
たデータに対して演算処理を行う。

そして、その演算処理の際に、演算テーブルを用いた
演算が必要な場合、入力データをセレクタ204を通じてR
AM102のアドレスに入力する。

その演算結果に基づいて演算回路202は、さらに演算
を行い、最後に、最終演算結果をセレクタ205を通じて
バス101へ出力する。

一方、演算制御IC200が第二の演算を行う場合は、制
御回路103は、セレクタ204、205を切り換え、第一の演
算と同様の手順に従って第二の別の演算テーブルを必要
とする演算を実行させる。

以上、説明したように本第２の実施例によれば、１つ
のメモリを複数の演算テーブルとして用い、複数の演算
処理を行う演算制御ICが実現できる。

なお、演算制御ICが、バッファメモリを必要とする複
数の演算回路を含んでいる場合には、演算回路がバッフ
ァリングするデータを、必要に応じて選択するセレクタ
を備え、必要に応じて、バッファリングするデータをRA
Mに記憶するようにすれば、１つのメモリを、複数の演
算回路が実行する複数の演算のバッファとして用いるこ
とのできる演算制御ICが実現できる。

次に、本発明に係る演算制御ICの第３の実施例につい
て説明する。

第３図に、本第３実施例に係る演算制御ICの構成を示
す。

図示する例は、演算制御ICがイメージプロセッサであ
る場合の例であり、回路に直接に接続された一個のメモ
リを画像の90゜回転用バッファメモリと、画像の濃度変
換テーブルとの複数の用途に用いる例を示したものであ
る。

300は、本第３実施例に係る演算制御ICであるところ
のイメージプロセッサを示す。

イメージプロセッサ300中において、103は制御回路、
301はバスから入力した伝送に通したデータを処理に適
したデータに変換する入力データ変換回路、302は処理
されたデータを出力に適したデータに変換する出力デー
タ変換回路、303はメモリを90゜回転用バッファメモリ
として使用する場合の行方向のアドレスを管理するアド
レスカウンタ、304は列方向のアドレスを管理するアド
レスカウンタ、305は、アドレスカウンタ303、304が示
すアドレスと入力データ変換回路が指定するアドレスと
のいづれかを選択して、RAM102のアドレスを指定するセ
レクタ、306は信号を反転させるインバータ。307、308
はOR回路である。

次に、本第３実施例に係るイメージプロセッサの動作
を説明する。

まず、本イメージプロセッサが画像の90゜回転処理を
行う場合について説明する。

第４図に、本第３実施例に係るRAMの記憶領域とアド
レスカウンタ303、304の関係を示す。

なお、本第３実施例において、90゜回転処理とは、16
×16ビット幅のアドレスにより区分されるブロック単位
に画像を90゜回転するものとする。

また、アドレスカウンタ303、304は各々16ビットのカ
ウンタであるとする。

まず、前記第１の実施例と同様に、バスを介して制御
回路103に対して90゜回転を行う命令を発行されると制
御回路はRAM102にライトイネーブル信号を発行して、書
き込み状態に設定する。

次に、制御回路103は、行／列信号を‘H'に固定し、O
R回路308を通じて、アドレスカウンタ304にイネーブル
信号を入力する。

一方、アドレスカウンタの303は、アドレスカウンタ3
04はのキャリーによりOR回路307を通じて、カウントア
ップされる。

したがい、この場合、アドレスカウンタ304が下位ビ
ット、アドレスカウンタ306が上位ビットとなる。

つまり、入力データ変換回路から出力される。一画素
づつの画像データを、制御回路103によって制御された
セレクタ305を通して、アドレスカウンタ303、304、指
示するアドレスに、第４図に示すRAM上において１行づ
つ書き込んでいくことになる。

次に、画像を読み出す場合には、行列信号を‘L'に固
定する。

この場合は、アドレスカウンタ303と304の関係が書き
込み時とは逆になり、アドレスカウンタ303が下位ビッ
ト、アドレスカウンタ304が上位ビットになる。

したがい、RAM102に書き込まれたデータを、アドレス
カウンタ303、304が、セレクタ305を介して出力するア
ドレスに従ってRAMを読み出すと、第４図に示すメモリ
上において１列ずつ読み出すことになる。

したがい、書き込み順と読み出し順との関係におい
て、画像は90゜回転をしたことになる。

出力データ変換回路302は、このRAM102から読みだし
た画像データをからバス101に出力する。

次に、このイメージプロセッサが画像の濃度変換処理
を行う場合について説明する。

画像の濃度変換を行う命令を発行されと、制御回路10
3は、バス101より入力されたテーブルデータを、入力デ
ータ変換回路301を介して、アドレスカウンタ303、304
を制御してRAM102に書き込む。

次に、実際に濃度変換する画像データをバス101より
入力データ変換回路301へ取り込み、セレクタ305を介し
て、濃度変換するデータをRAM102のアドレス線へ入力す
る。

そして、RAMより出力される。その入力された濃度値
に対応したデータを出力データ変換回路302に取り込
み、出力データ変換回路で取り込まれたデータを伝送に
適した形にしてバス101へ出力する。

したがい、本第３実施例によれば、回路に直接に接続
された一個のメモリを、画像の90゜回転用バッファメモ
リと、画像の濃度変換テーブルとに用いることのできる
イメージプロセッサが実現できる。なお、ガンマ変換な
どの、他の変換処理も同様に実現できる。

以上、説明したように、本発明に係る実施例によれ
ば、演算制御ICの複数の演算回路と、１つのメモリを、
データ線、アドレス線、ライトイネーブル線をセレクタ
を制御することによって直接に接続する。

すなわち、単一のメモリを複数の演算処理のテーブル
やバッファメモリとして制御する演算制御ICが実現でき
るので、各演算回路に対して固有のメモリを接続せずに
済むので、外部ピンが少なく、基板も大きくならずに、
複数の演算に直接接続されたメモリを使用できるので効
率の良い演算制御が実現できる。

なお、前記第３実施例において、演算制御ICのピン数
に余裕がある場合は、RAMを２つ設け、回転用バッファ
メモリをダブルバッファ構成とし、90゜回転処理の高速
化を図る用にするのが望ましい。この場合、前記濃度変
換テーブルは、どちらかのRAMの一方に設ければ良い。

また、演算に用いるテーブルデータが固定的なもので
ある場合は、データ設定回路は不要であり、また、メモ
リはROMとして良い。

［発明の効果］以上のように、本発明によれば、メモリに設けたテー
ブルやバッファを必要とする複数の演算を実現できる演
算制御ICを提供することができる

【図面の簡単な説明】

第１図は本発明の第１実施例に係る演算制御ICの構成を
示すブロック図、第２図は本発明の第２実施例に係る演
算制御ICの構成を示すブロック図、第３図は本発明の第
３実施例に係る演算制御ICの構成を示すブロック図、第
４図は第３実施例に係るRAMの記憶領域とアドレスカウ
ンタ関係を示した説明図である。 100……演算制御IC、101……バス、102……RAM、103…
…制御回路、104……演算回路、105……演算回路、106
……データ設定回路、107……アドレスカウンタ、108…
…セレクタ、109……セレクタ、110……セレクタ、111
……セレクタ、112……セレクタ、200……演算制御IC、
201……データ設定回路、202……演算回路、203……演
算回路、204……セレクタ、205……セレクタ、300……
イメージプロセッサ、301……入力データ変換回路、302
……出力データ変換回路、303……アドレスカウンタ、3
04……アドレスカウンタ、305……セレクタ、306……イ
ンバータ、307……OR回路、308……OR回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者横山佳弘神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者伊豆野信明神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者増崎秀文神奈川県小田原市国府津2880番地株式会社日立製作所小田原工場内 (56)参考文献特開昭61−33536（ＪＰ，Ａ) 特開平２−31284（ＪＰ，Ａ) 実開平２−67414（ＪＰ，Ｕ) 「信学技報」，88［56］（1988年５月 27日），電子情報通信学会，Ｐ９−16 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 7/00 G06F 1/02 G06F 15/66

Claims

(57)【特許請求の範囲】

【請求項１】バスを介さずに直接接続された外部メモリ
を用いて演算処理を行う演算制御ICであって、イネーブル信号によりカウントアップする行および列ア
ドレスカウンタと、前記行および列アドレスカウンタにより特定されるアド
レス、および前記バスを介して受け取ったデータのうち
のいずれか一方を選択して、前記外部メモリのアドレス
線へ送出するセレクタと、前記行アドレスカウンタのキャリー、あるいは行指定信
号により前記行アドレスカウンタのイネーブル信号を出
力する第一の信号出力回路と、前記列アドレスカウンタのキャリー、あるいは列指定信
号により前記列アドレスカウンタのイネーブル信号を出
力する第二の信号出力回路と、制御回路と、を備え、前記制御回路は、バスを介して受け取った命令が画像の90度回転命令であ
る場合に、前記行および列アドレスカウンタにより特定
されるアドレスを選択するよう前記セレクタを制御する
とともに、前記行指定信号を出力して、前記バスを介し
て送られてきた画素データを、前記外部メモリの前記行
および列アドレスカウンタにより特定されるアドレスに
順次書き込み、その後、前記列指定信号を出力して、前
記外部メモリの前記行および列アドレスカウンタにより
特定されるアドレスに書き込まれたデータを順次読み出
す手段と、バスを介して受け取った命令がテーブルを用いた画像の
変換命令である場合に、前記行および列アドレスカウン
タにより特定されるアドレスを選択するよう前記セレク
タを制御するとともに、前記行あるいは列指定信号を出
力して、前記バスを介して送られてきたテーブルデータ
を、前記外部メモリの前記行および列アドレスカウンタ
により特定されるアドレスに順次書き込み、その後、前
記バスを介して受け取ったデータを選択するよう前記セ
レクタを制御することで、前記外部メモリの前記バスを
介して受け取ったデータにより特定されるアドレスに書
き込まれたデータを読み出す手段と、を有していることを特徴とする演算制御IC。
【請求項２】請求項１記載の演算制御ICと、前記演算制御ICに直接接続された外部メモリと、を備えていることを特徴とする情報処理装置。