JPH059872B2

JPH059872B2 -

Info

Publication number: JPH059872B2
Application number: JP5363283A
Authority: JP
Inventors: Shoichiro Kawashima
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-03-31
Filing date: 1983-03-31
Publication date: 1993-02-08
Also published as: EP0147500A3; EP0147500A2; US4644502A; JPS59180871A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、複数個のシフトレジスタを用いる半
導体メモリ装置に関し、例えばビデオデイスプレ
イ装置等において画像データを記憶するために用
いられるビデオ用ランダムアクセスメモリ（以下
単にビデオRAMと称する）として使用される半
導体メモリ装置の改良に関する。

〔技術の背景〕

一般に、ビデオRAMにおいては、ビデオデイ
スプレイ装置の表示画面に対応する画像データを
記憶するが、この画像データは画面表示のために
シリアルに読み出されると共に、プロセツサ等か
らのランダムアクセスによつて適宜書換えが行な
われる。したがつて、ビデオRAMにおいては、
プロセツサ等からのランダムなアクセス動作とビ
デオデイスプレイ装置へのシリアルな読み出し動
作とは独立のタイミングで行なわれ、これらの各
アクセス動作は互いに影響を与えることなく独立
的に行なわれるようにすることが望ましい。

〔従来技術と問題点〕

第１図は、従来形のシリアル出力機能付きのラ
ンダムアクセスメモリの１つとしてのビデオ
RAMの１例を示す。同図のビデオRAMは、メ
モリ回路１−１，１−２，…１−ｎ、マルチプレ
クサ２、シフトレジスタ３、ビデオ制御回路４、
トライステートバツフア５、およびオアゲート６
等によつて構成される。各メモリ回路１−１，１
−２，…，１−ｎは、レジスタバス７からのアド
レス入力によりモード指定信号Ｒ／Ｗに応じて対
応するメモリセルにデータバス８からのデータを
それぞれ１ビツトずつ書き込みあるいは該メモリ
セルからデータバス８にデータをそれぞれ１ビツ
トずつ読み出す機能を有する。トライステートバ
ツフア５は、セレクト信号Ｓに応じてイネーブル
され、デイレクシヨン信号Ｄに応じてデータバス
８から出力バス９に、あるいは出力バス９からデ
ータバス８にバス接続を行なうものである。

第１図のビデオRAMにおいて、図示しないプ
ロセツサCPU等からマルチプレクサ２に対して
セレクト信号が印加されていない場合は、ビデオ
制御回路４からのビデオアドレス信号がマルチプ
レクサ２およびアドレスバス７を介してメモリ回
路１−１，１−２，…，１−ｎに入力され、複数
ビツトのデータが読み出されてデータバス８を介
してシフトレジスタ３に転送されビデオ制御回路
４からのロード信号に応じて並列にロードされ
る。そして、ビデオ制御回路４からのビデオクロ
ツクに基づきシフトレジスタ３のデータが１ビツ
トずつ順次シフトされてドツト信号として出力さ
れ画面表示等に用いられる。一方、CPU側から
マルチプレクサ２にセレクト信号が印加されると
CPUからのアドレス信号がマルチプレクサ２お
よびアドレスバス７を介してメモリ回路１−１，
１−２，…，１−ｎに供給され、モード指定信号
に応じてデータの読み書きが行なわれる。例えば
モード指定信号が低レベルの時はデータ書込みが
行なわれるが、この場合はトライステートバツフ
ア５のデイレクシヨン信号Ｄも低レベルとなり、
CPUからのデータは入出力バス９からトライス
テートバツフア５を介してデータバス８に転送さ
れ各メモリ回路に入力される。逆に、モード指定
信号が高レベルの場合はトライステートバツフア
５のデイレクシヨン信号Ｄが高レベルとなり、各
メモリ回路から読出されたデータはデータバス
８、トライステートバツフア５および入出力バス
９を介して出力される。

第１図のビデオRAMにおいては、CPUからの
アクセスは任意の時間に行なうことができるが、
CPUがアクセスした時にはビデオ制御回路４か
らのアクセスができないためビデオデータすなわ
ちドツト信号が欠除し、画面にノイズが出るとい
う不都合があつた。

第２図は、他の従来形のビデオRAMの構成を
示す。同図のビデオRAMは、第１図のビデオ
RAMがCPU優先型であるのに対してビデオ信号
優先型の構成とされている。すなわち、第２図の
ビデオRAMにおいては第１図のビデオRAMに
さらにオアゲート１０、インバータ１１、ノアゲ
ート１２が追加され、ビデオ制御回路４′からの
帰線期間信号によつて帰線期間すなわちブランキ
ング期間のみCPUからのアクセスができるよう
にされている。すなわち、帰線期間以外の期間す
なわち表示期間においては、ビデオ制御回路４′
からの帰線期間信号が低レベルとなり、CPUか
らのセレクト信号が高レベルとなり、したがつて
反転セレクト信号が低レベルとなると、ノアゲー
ト１２の出力すなわちアクセス禁止信号WAIT
が高レベルとなつてCPUからのアクセスを禁止
する。この時、インバータ１１の出力が高レベル
となるためオアゲート１０の出力が高レベルとな
り、マルチプレクサ２はビデオアドレス側に切換
えられている。また、トライステートバツフア５
の選択信号Ｓが高レベルとなり、データバス８と
入出力バス９とが切り離された状態となる。これ
に対して、帰線期間においては、ビデオ制御回路
４′からの帰線期間信号が高レベルとなり、アク
セス禁止信号WAITが低レベルとなつてCPUか
らのアクセスが可能となる。また、マルチプレク
サ２は、オアゲート１０の出力が高レベルとなる
ためCPUからのアドレスをメモリ回路１−１，
１−２，…，１−ｎのアドレスバス７に接続する
ように切換えられ、トライステートバツフア５も
選択状態となる。

第２図のビデオRAMにおいては、CPUからの
アクセスがビデオ信号の帰線期間のみしか行なわ
れないから表示画面中にノイズが発生することは
ない。しかしながら、CPUからのアクセスは帰
線期間においてのみ可能であるためCPUからの
アクセスが制限されているという不都合があつ
た。

第３図は、いわゆるサイクルスチール式と称せ
られる従来形のビデオRAMの構成を示す。同図
のビデオRAMにおいては、ビデオ側からすなわ
ちビデオ制御回路４″からCPU側にクロツク信号
を供給し、このクロツク信号が例えば低レベルの
場合にのみCPUからのアクセスを可能とするも
のである。すなわち、第４図に示すようにビデオ
制御回路４″からのCPUクロツク(a)が低レベルの
時には、マルチプレクサ２はCPUアドレス側に
切換えられてCPUからのアドレスがメモリ回路
１−１，１−２，…，１−ｎに入力される。この
状態で、CPUからセレクト信号が入力されると
オアゲート１３の一方の入力端子に印加される反
転セレクト信号が低レベルとなり、したがつてト
ライステートバツフア５の選択信号Ｓが低レベル
となつてデータバス８と入出力バス９との間の接
続が行なわれる。この時、モード切換え信号が高
レベルであれば各メモリ回路１−１，１−２，
…，１−ｎから各々１ビツト計ｎビツトのデータ
が並列に読み出されてデータバス８、トライステ
ートバツフア５および入出力バス９を介して
CPU側に出力される。もし、モード切換え信号
が低レベルであれば入出力バス９からのデータが
トライステートバツフア５およびデータバス８を
介して各メモリ回路に入力され書込みが行なわれ
る。これに対して、ビデオ制御回路４からの
CPUクロツクが高レベルの場合は、マルチプレ
クサ２がビデオアドレス側に切換えられて、ビデ
オ制御回路４″からビデオアドレスが各メモリ回
路に入力される。この場合、オアゲート１３の出
力およびオアゲート６の出力は共に高レベルとな
るから、トライステートバツフア５はデータバス
８と入出力バス９とを切り離すと共に各メモリ回
路が読出しモードにされる。したがつて、ビデオ
アドレスに対応する記憶データが読出されてシフ
トレジスタ３にロードされ、ビデオクロツクに応
じてドツト信号(d)としてシリアルに出力される。

第３図のビデオRAMにおいては、表示画面に
ノイズが生ずることもなくまたCPUからのアク
セスが制限されることもない。しかしながら、
CPUクロツクの周波数をビデオ側のクロツクに
合わせる必要があるため、CPUクロツクの周波
数を高くすることができずCPUの能力を充分活
用できないという不都合があつた。

〔発明の目的〕

本発明の目的は、前述の従来形における問題点
に鑑み、ビデオRAM等の高速シリアル出力機能
を要求される半導体メモリ装置において、CPU
からランダムアクセスの行なわれない時間にビデ
オアドレスに対応するメモリセルブロツクからの
複数ビツトの読出しデータを並列的にロードしあ
るいは該メモリセルブロツクに並列的に書込むた
めの複数ビツトのデータを格納するシフトレジス
タを複数個用いるという構想にもとづき、シリア
ルアクセス用クロツク信号を与えることによつて
データをシリアルに高速度で読出しかつ書込むこ
とができるようにするとともに、シリアル読出し
または書込みと独立のタイミングでCPU等から
任意のアドレスにランダムアクセスができるよう
にすることにある。

〔発明の構成〕

本発明によれば、複数のロー、コラムを含むメ
モリセルアレイ２０と、該ローを選択するローデ
コーダ２１と、該コラムを選択するコラムデコー
ダ２３と、外部ローアドレス及び外部コラムアド
レスによるランダムアクセスにより選択されたメ
モリセルに対してデータの入出力を行う読出し及
び書き込み回路２６と、内部ローアドレスを順次
発生する内部アドレス発生回路２９と、外部から
供給される制御信号RACがランダムアクセスの
要求を示すときは前記外部ローアドレスを前記ラ
ンダムアクセスの為に前記ローデコーダへ供給
し、前記制御信号がランダムアクセスの要求を示
していないときには前記内部ローアドレスを前記
ローデコーダへ供給するアドレス切換回路２４
と、前記内部ローアドレスにより選択されたロー
の複数ビツトのデータが並列的にロードされ、ロ
ードされたデータをシリアル出力する第１シフト
レジスタ２７及び第２シフトレジスタ２８と、前
記第１，２シフトレジスタの一方からデータがシ
リアル出力されており、且つ前記制御信号がラン
ダムアクセスの要求を示していないときに、次位
の内部ローアドレスにより選択されたローの複数
ビツトのデータを並列的に前記第１、第２シフト
レジスタの他方へロードし、データが中断なくシ
リアル出力されるように前記第１，２シフトレジ
スタを切り換えるシリアル出力制御回路３０とを
具備することを特徴とする複数個のシフトレジス
タを用いる半導体メモリ装置、が提供される。

〔発明の実施例〕

本発明による複数個のシフトレジスタを用いる
半導体メモリ装置の基礎としてのビデオRAMシ
ステムの概略の構成が第５図に示される。同図の
メモリシステムは、複数のメモリ回路１５−１，
１５−２，…，１５−ｎ、ｎビツトのシフトレジ
スタ１６、ビデオ制御回路１７、およびオアゲー
ト１８等によつて構成される。シフトレジスタ１
６の段数ｎは例えばメモリ回路の数と等しく８ビ
ツトに選択される。

第５図のメモリシステムにおいては、CPU側
からランダムアクセス、およびビデオ制御回路１
７側からシリアル入出力が可能となつている。例
えば、CPU側からランダムアクセスを行なう場
合はセレクト信号を高レベルに、したがつて反転
セレクト信号を低レベルにする。反転セレクト信
号は各メモリ回路にランダムアクセス信号RAC
として印加されており、低レベルにすることによ
つて各メモリ回路のランダムアクセスを可能にす
る。すなわち、CPU側からアクセスする場合は、
反転セレクト信号を低レベルにするとともに、ア
ドレス信号としてローアドレスRAおよびコラム
アドレスCAを印加し、さらにモード指定信号を
読み書きに応じてそれぞれ高レベルまたは低レベ
ルとする。モード指定信号を高レベルとした場合
は、アドレス信号で指定される番地の記憶データ
が各メモリ回路１５−１，１５−２，…，１５−
ｎからそれぞれ１ビツトずつ並列にデータバス１
９に出力される。また、モード指定信号を低レベ
ルにした場合は、データバス１９からのｎビツト
の並列データが１ビツトずつ各メモリ回路１５−
１，１５−２，…，１５−ｎの指定アドレスに書
き込まれる。

一方、ビデオ制御回路１７から各メモリ回路１
５−１，１５−２，…，１５−ｎにシリアルクロ
ツクSCLおよびシリアルモード指定信号Ｓ−Ｒ／
Ｗを印加し、かつシフトレジスタ１６に所要のタ
イミングでビデオクロツク、ロード信号およびセ
ーブ信号を印加することによりシリアルアクセス
を行なうことができ、直列ドツト信号の読み書き
を行なうことが可能となる。

シリアル読出しを行なう場合は、第６図に示す
ように、シリアルクロツクSCLの例えば立上がり
時点で各メモリ回路１５−１，１５−２，…，１
５−ｎから各々１ビツトずつ例えば８ビツトのデ
ータが読出されてシフトレジスタ１６にロードさ
れる。そして、シフトレジスタ１６にロードされ
たデータはビデオクロツクに応じて順次１ビツト
ずつドツト信号として出力される。なお、ロード
信号は各メモリ回路からシフトレジスタに読出し
データをロードする場合に例えば高レベルとされ
る信号である。また、セーブ信号は、シフトレジ
スタ１６内のデータのシフト方向を指定する信号
であつて、例えばシリアル出力の場合は高レベル
とされ、シリアル入力すなわち書込みの場合は低
レベルとされる。また、ビデオクロツクの周波数
はシリアルクロツクの周波数の例えば８倍の周波
数に選択される。このようにして、シフトレジス
タ１６内のデータがほぼ出力された時点でロード
信号が高レベルとなり各メモリ回路１５−１，１
５−２，…，１５−ｎから次のシリアルデータが
シフトレジスタ１６に並列的にロードされる。こ
のようにしてロードされたデータは前述と同様に
してビデオクロツクに応じてドツト信号としてシ
リアルに出力される。なお、第６図に示すように
帰線期間においてはドツト信号が不要であるから
ビデオ制御回路１７はシリアルクロツクSCLを各
メモリ回路に印加しないように構成されている。

第５図のシステムにおいては、各メモリ回路１
５−１，１５−２，…，１５−ｎに印加されるラ
ンダムアクセス信号RACとシリアルクロツク
SCLのタイミングは全く独立に規定することが可
能であり、相互に影響を与えることなくCPU側
からのランダムアクセスとビデオ系側からのシリ
アル入出力とを行なうことが可能である。その理
由は、各メモリ回路１５−１，１５−２，…，１
５−ｎ内にはそれぞれCPUからのアクセスが行
なわれておらず、すなわちランダムアクセス信号
が低レベルでない期間に、複数ビツトのデータを
並列的に読出す内部レジスタがバツフアとして設
けられており、この内部レジスタに読出された複
数ビツトのデータがシリアルクロツクSCLに応じ
て１ビツトずつ順次出力されるようになつている
からである。

第７図は、第５図のメモリシステムにおいてシ
リアル入力、すなわち直列的にデータ書込みを行
なう場合のタイミング関係を示す。シリアル入力
を行なう場合は、シフトレジスタ１６にビデオク
ロツクを印加すると共にセーブ信号を低レベルと
した状態で、書込むべきドツトデータを直列的に
入力する。これにより、書込みドツト信号がシフ
トレジスタ１６に順次シフトされて格納される
が、シフトレジスタ１６の各段にドツト信号が入
力された時点で例えば８ドツト分を書きこみ、外
部シフトレジスタ１６が満杯すなわちフルとなつ
た時点でシリアルクロツクSCLが立上がる。これ
により、シフトレジスタ１６の各段のデータがｎ
ビツト並列に各メモリ回路１５−１，１５−２，
…，１５−ｎに各１ビツトずつ入力されて各メモ
リ回路に内蔵されたシフトレジスタに格納され
る。同様にして、シフトレジスタ１６に次のｎコ
のドツト信号がセツトされた時点で再びシリアル
クロツクSCLが立上がり、各メモリ回路内のシフ
トレジスタが１段シフトされると共にシフトレジ
スタ１６からのデータが各メモリ回路１５−１，
１５−２，…，１５−ｎ内のシフトレジスタに書
込まれる。このようにして、各メモリ回路内のシ
フトレジスタに順次ドツト信号が格納され、内部
シフトレジスタがフルとなると次にランダムアク
セス信号RACが低レベルでなくなつた時点で該
内部レジスタのデータがアドレスカウンタによつ
て指定される複数ビツトのメモリセルからなるメ
モリセルブロツク、例えば１行分のメモリセルに
並列的に書込まれる。

本発明の一実施例としての複数個のシフトレジ
スタを用いる半導体メモリ装置が第８図に示され
る。第８図装置は第５図装置における各メモリ回
路１５−１，１５−２，…，１５−ｎの内部構成
に相当する。第８図のメモリ回路は、例えばマト
リツクス状にメモリセルが配置されたメモリセル
アレイ２０、ローデコーダ２１、センスアンプ２
２、コラムデコーダ２３、ローアドレスバツフア
２４、コラムアドレスバツフア２５、ランダムア
クセスデータの読出しおよび書込みを行なう読出
しおよび書込み回路２６、２つの内部シフトレジ
スタ２７，２８（以後それぞれシフトレジスタ
Ａ，Ｂと称する）、ローアドレスカウンタ２９、
シリアル制御回路３０、およびシリアルデータの
入出力を行なうための選択回路３１を具備する。
メモリセルアレイ２０は例えば128×128ビツト分
のメモリセルを有し、したがつてセンスアツプ２
２は例えば128個のセンスアンプユニツトを具備
する。そして、センスアンプ２２とコラムデコー
ダ２３およびシフトレジスタＡ，Ｂとは例えば
128ビツトのデータの並列伝送が可能な並列デー
タバス３２によつて接続されている。

第８図のメモリ回路の動作を説明する。例えば
CPUからランダムアクセスを行なう場合は、ラ
ンダムアクセス信号RACを低レベルとする、こ
れは通常のRAMでのチツプセレクト信号と同様
の信号であるローアドレスバツフア２４はCPU
からのローアドレスRAをローデコーダ２１に転
送し、コラムアドレスバツフア２５はCPUから
のコラムアドレスCAをコラムデコーダ２３に転
送する。また、CPUからのモード指定信号Ｒ／
Ｗが読出しおよび書込み回路２６に印加されデー
タの読出しまたは書込みが行なわれる。データの
読出しが行なわれる場合は、モード指定信号Ｒ／
Ｗが高レベルにされ、ローデコーダ２１で指定さ
れる行の128ビツト分のデータが読出されてセン
スアンプ２２で増幅された後、並列データバス３
２を介してコラムデコーダ２３に転送される。そ
して、コラムアドレスバツフア２３で指定される
コラムの１ビツト分のデータが読出しおよび書込
み回路２６を介して読出しデータD_OUTとして出力
される。これに対して、データの書込みが行なわ
れる場合はモード指定信号Ｒ／Ｗが低レベルとさ
れ、入力データD_INが読出しおよび書込み回路２
６を介してコラムデコーダ２３に入力される。コ
ラムデコーダ２３は入力されたデータを並列デー
タバス３２を介してコラムアドレスCAで指定さ
れる列およびローアドレスRAで指定される行に
あるメモリセルに転送して書込みを行なう。

これに対して、シリアルデータSDの書込みま
たは読出しは次のようにして行なわれる。シリア
ル制御回路３０は、シリアルクロツクSCLを計数
して例えばシリアルクロツクSCLの128パルスご
とに１回インクリメントパルスを出力しローアド
レスカウンタ２９に入力する。ローアドレスカウ
ンタ２９は、このインクリメントパルスを計数し
てシリアルアクセス用のローアドレスデータを作
成してローアドレスバツフア２４に入力する。
CPUからのアクセスが行なわれない期間にはラ
ンダムアクセス信号RACが高レベルとなつてお
り、これによつてローアドレスバツフア２４はロ
ーアドレスカウンタ２９からのローアドレスデー
タをローデコーダ２１に転送する。このようにし
て、ローアドレスカウンタ２９によつて順次メモ
リセルアレイ２０の行が選択される。そして、例
えば、シリアル読出しが行なわれる場合はシリア
ルモード指定信号Ｓ−Ｒ／Ｗが高レベルとされ、
メモリセルアレイ２０の選択された行からの１行
分のデータ（例えば128ビツト分）がセンスアン
プ２２および並列データバス３２を介してシフト
レジスタＡまたはＢに転送される。シフトレジス
タＡおよびＢは交互に使用され、シリアル制御回
路３０からロードＡ信号またはロードＢ信号が各
シフトレジスタに印加されることによつて読出し
データの並列ロードが交互に行なわれる。

２本の内部シフトレジスタを用い、シフトレジ
スタＡにロードＡ信号が印加されて並列ロードが
行なわれている場合には、シフトレジスタＢ内の
データがシリアルに読出されて選択回路３１を介
してシリアルデータSDとして出力される。シフ
トレジスタＢ内のデータの出力が終了する時点で
はすでにシフトレジスタＡの並列ロードが終了し
ており、したがつてシフトレジスタＢからのデー
タ読出しが終了すると直ちにシフトレジスタＡか
らのデータ読出しが行なわれるように制御され、
シリアルデータSDの出力が途切れないようにさ
れている。そして、例えばシフトレジスタＢから
シリアルデータが出力される場合は、該シフトレ
ジスタＢにシフトＢパルスが印加されかつセーブ
Ｂ信号が低レベルとされることによつてシフトレ
ジスタＢ内のデータが順次シリアル出力側にシフ
トされる。この場合、シリアル制御回路３０から
選択回路３１に入力されるＡ／Ｂセレクト信号が
高レベルにされ、シフトレジスタＢからの出力デ
ータが選択回路３１を通過してシリアルデータ
SDとして出力される。シフトレジスタＡからの
出力を通過させる場合はＡ／Ｂセレクト信号は低
レベルとされる。また、読出しの場合は、入出力
セレクト信号が高レベルとされシフトレジスタＡ
またはＢ側から外部にデータ出力が行なわれる。

シリアル入力すなわちシリアル書込みを行なう
場合は、シリアルモード指定信号Ｓ−Ｒ／Ｗが低
レベルとされ、これによつて入出力セレクト信号
が低レベルとされて外部からのシリアルデータ
SDが選択回路３１を通過してＡ／Ｂセレクト信
号によつて指定されるシフトレジスタＡまたはＢ
のいずれか一方に外部からのシリアルクロツクに
従つてシリアル転送される。例えば、シフトレジ
スタＡに転送される場合はシリアル制御回路３０
からシフトレジスタＡに印加されるセーブＡ信号
が高レベルとされる。そして、例えばシフトレジ
スタＡの前段にデータが格納されると、該シフト
レジスタＡの前段のデータが並列データバス３２
およびセンスアンプ２２を介してメモリセルアレ
イ２０の選択された行に並列的に書込まれる。た
だし、この書込みは前述のシリアル読出しの場合
と同様にランダムアクセス信号RACが高レベル
の期間すなわちCPUからのアクセスが行なわれ
ない期間に行なわれる。並列書込みが行なわれる
行は、ローアドレスカウンタ２９からローアドレ
スバツフア２４を介してローデコーダ２１にロー
アドレスデータを入力することによつて選択され
る。

第９図は、上述のシリアル読出しまたはシリア
ル書込み動作とCPUからのランダムアクセス動
作との時間関係を示すものである。同図に示され
るように、CPUからのアクセスはランダムアク
セス信号RACが低レベルの期間に行なわれる。
そして、シリアル読出しまたはシリアル書込みの
ためのシフトレジスタＡまたはＢとメモリセルア
レイの選択行、すなわちメモリセルブロツクとの
間のデータの入出力はランダムアクセス信号
RACが低レベルでない期間、例えばランダムア
クセス信号RACの立上がり時点以後の期間に行
なわれる。例えば、シフトレジスタＢから０ない
しｍビツトのデータがシリアルクロツクSCLに応
じて順次読出されている間にシフトレジスタＡに
ｐ＋１行目のｍ＋１ビツト（例えばｍ＝127）の
データが並列ロードされる。シフトレジスタＢか
らすべてのデータが出力されると、次にシフトレ
ジスタＡから０ないしｍビツトのデータが順次出
力される。この間に、シフトレジスタＢにｐ＋２
行目のデータが読出されてロードされる。このよ
うにして、２つのシフトレジスタＡおよびＢを用
いることによりシリアル出力データの途切れをな
くすることが可能となる。

また、シリアル書込みを行なう場合は、シリア
ルクロツクSCLに応じて外部からシフトレジスタ
Ｂにシリアルデータを読込んでいる間に、ランダ
ムアクセス信号RACが低レベルでない期間すな
わちCPUからのランダムアクセスが行なわれな
い期間を利用してシフトレジスタＡにすでに格納
されているｍ＋１ビツトのデータがｐ行目のアド
レスに並列的に書込まれる。そして、シフトレジ
スタＢのすべての段にシリアルデータの読込みが
終了すると、選択回路の切換えに上りシフトレジ
スタＡにシリアルデータが引続き読込まれる。そ
して、シフトレジスタＡにシリアルデータの読込
みが行なわれている間に、ランダムアクセス信号
RACが低レベルでない期間を利用してシフトレ
ジスタＢのデータがｐ＋１行目に書込まれる。こ
のようにして、入力シリアルデータを途切れなく
順次各行に書込むことができる。

〔発明の効果〕

このように、本発明によれば、複数ビツトのメ
モリセルを含むメモリブロツク、例えばメモリセ
ルアレイの１つの行、に対応するデータを並列的
に格納するシフトレジスタを設け、CPU等から
のランダムアクセスが行なわれない期間にこのシ
フトレジスタとメモリセルブロツクとの間のデー
タ転送を並列的に行なうと共に、シリアルクロツ
クに応じてこのレジスタのデータの入出力を行な
うから、CPU等から任意のアドレスに任意のタ
イミングでランダムアクセスを行なうことができ
ると共に、このランダムアクセス動作と全く独立
のタイミングでシリアル読出しおよび書込みを高
速度で行なうことができ、かつランダムアクセス
動作とシリアルアクセス動作とが相互に影響を受
けることがほとんどなくなる。また、前記シフト
レジスタを２個または複数個設けることにより、
シリアルデータの入出力を全く途切れなく行なう
ことが可能となる。

【図面の簡単な説明】

第１図、第２図および第３図は、従来形のビデ
オRAMの構成を示すブロツク図、第４図は、第
３図のビデオRAMの動作タイミングを示す説明
図、第５図は、本発明による複数個のシフトレジ
スタを用いる半導体メモリ装置の基礎としてのビ
デオRAMシステムの構成を示す概略的ブロツク
回路図、第６図および第７図は、第５図の装置の
動作タイミングを示す概略的説明図、第８図は、
本発明の一実施例としての複数個のシフトレジス
タを用いる半導体メモリ装置を示すブロツク回路
図、そして第９図は、第８図の回路の動作を説明
するためのタイムチヤートである。１−１，１−２，…，１−ｎ……メモリ回路、
２……マルチプレクサ、３……シフトレジスタ、
４，４′，４″……ビデオ制御回路、５……トライ
ステートバツフア、６……オアゲート、７……ア
ドレスバス、８……データバス、９……出力バ
ス、１０……オアゲート、１１……インバータ、
１２……ノアゲート、１３……オアゲート、１５
−１，１５−２，…，１５−ｎ……メモリ回路、
１６……シフトレジスタ、１７……ビデオ制御回
路、１８……オアゲート、２０……メモリセルア
レイ、２１……ローデコーダ、２２……センスア
ンプ、２３……コラムデコーダ、２４……ローア
ドレスバツフア、２５……コラムアドレスバツフ
ア、２６……読出しおよび書込み回路、２７，２
８……シフトレジスタＡ，Ｂ、２９……ローアド
レスカウンタ、３０……シリアル制御回路、３１
……選択回路。

Claims

【特許請求の範囲】１複数のロー、コラムを含むメモリセルアレイ
２０と、該ローを選択するローデコーダ２１と、該コラムを選択するコラムデコーダ２３と、外部ローアドレス及び外部コラムアドレスによ
るランダムアクセスにより選択されたメモリセル
に対してデータの入出力を行う読出し及び書き込
み回路２６と、内部ローアドレスを順次発生する内部アドレス
発生回路２９と、外部から供給される制御信号RACがランダム
アクセスの要求を示すときは前記外部ローアドレ
スを前記ランダムアクセスの為に前記ローデコー
ダへ供給し、前記制御信号がランダムアクセスの
要求を示していないときには前記内部ローアドレ
スを前記ローデコーダへ供給するアドレス切換回
路２４と、前記内部ローアドレスにより選択されたローの
複数ビツトのデータが並列的にロードされ、ロー
ドされたデータをシリアル出力する第１シフトレ
ジスタ２７及び第２シフトレジスタ２８と、前記第１、第２シフトレジスタの一方からデー
タがシリアル出力されており、且つ前記制御信号
がランダムアクセスの要求を示していないとき
に、次位の内部ローアドレスにより選択されたロ
ーの複数ビツトのデータを並列的に前記第１、第
２シフトレジスタの他方へロードし、データが中
断なくシリアル出力されるように前記第１，２シ
フトレジスタを切り換えるシリアル出力制御回路
３０とを具備することを特徴とする複数個のシフ
トレジスタを用いる半導体メモリ装置。２該シフトレジスタに対して外部から直列的に
データを入力し、該外部から供給されるアドレス
によるアクセスが行なわれない期間に、該内部ア
ドレスで指定された複数のメモリセルへ該シフト
レジスタ内のデータを並列的に書込める様にした
特許請求の範囲第１項に記載の半導体メモリ装
置。