JPS63106989A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらには半導体記憶装置に
おけるデータのクリア方式に適用して特に有効な技術に
関し、例えばランダム・アクセス・ポートとシリアル・
ポートとを有するデュアル・ポート・メモリに利用して
有効な技術に関する。

［従来の技術］ ＣＲＴ表示装置のような表示装置を備えたシステムにお
いては、システムを最初にスタートさせるときなどに、
画像データを格納するフレームバッファ内のデータをク
リアする必要がある。従って、ＲＡＭ　（ランダム・ア
クセス・メモリ）を使ってフレーム・バッファを構成し
た場合には、全ビットにいちいちデータを書き込んでや
らなければならない。

一方、近年、画像メモリに適したメモリとして、デュア
ル・ポート・メモリが種々提供されている。

これらのデュアル・ポート・メモリの中には、［株コ日
立製作所製デュアル・ポート・メモリＨＭ５３４６２の
ように、シリアル出力ピンの他にシリアル入力ピンを有
するものがある。

シリアル入力ピンを有するデュアル・ポート・メモリで
は、そのシリアル入力ピンからデータの書き込みが行え
るため、ランダム・アクセスによるデータ書込みでクリ
アを行う場合に比べてかなり高速なりリア動作が可能で
ある。

一方、シリアル入力ピンを有しないデュアル・ポート・
メモリであっても、データ・レジスタを有するものにお
いては、ランダム・アクセス・ポートから１行分のセル
をクリア（書込みによるクリア）しておいてから、この
行のデータをデータ・レジスタに転送した後、これをメ
モリセルアレイのすべての行に次々と転送してやること
で比較的速く全面クリアを行うことができる（日経マグ
ロウヒル社発行「日経エレクトロニクス４１９８５年５
月２０日号、Ｎｏ、３６９、第１９５頁〜第２１９頁参
照）。

［発明が解決しようとする問題点］ しかしながら、シリアル入力ピンを有するデュアル・ポ
ート・メモリにおいては、各行ごとにデータを入れてや
る必要があるためシリアル転送の分だけクリアが遅くな
る。

また、データ・レジスタを有するデュアル・ポート・メ
モリにおいては、最初の１行分のセルのクリア（書込み
）にかなり時間を要するという問題点がある。

この発明の目的は、メモリセルアレイ内のデータのクリ
アが高速で行えるようなデュアル・ポート・メモリを提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

［問題点をＭ決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリセルアレイの一行分のデータを保持可
能なシフト・レジスタもしくはデータ・レジスタを、セ
ット、リセット可能なフリップフロップで構成し、外部
から供給される制御信号によりレジスタの全ビットを同
時にリセットもしくはセットできるようにするものであ
る。

［作用］ 上記した手段によれば、データの書込みもしくはシリア
ル転送を行うことなく一括してレジスタへの初期データ
の設定を行えるようになって、メモリセルアレイ内の全
データのクリアの高速化を図るという上記目的を達成す
ることができる。

［実施例］ 第１図には、本発明をデュアル・ポート・メモリに適用
した場合の一実施例が示されている。

特に制限されないが、図中一点鎖ｍＡで囲まれた各回路
ブロックは単結晶シリコン基板のような一個の半導体チ
ップ上において形成される。

同図において、１は、例えば１０２４Ｘ２５６ビツトの
ようなマトリックスに構成されたメモリセルアレイで、
このメモリセルアレイ１はアドレスバッファ２を介して
アドレスマルチプレス方式で取り込まれるアドレス信号
によってランダム・アクセス可能に構成されている。

すなわち、外部から供給される制御信号ＲＡＳに同期し
てアドレスバッファ２に取り込まれた行アドレスは、行
アドレス・デコーダ３に供給されてデコードされ、また
、制御信号ＣＡＳに同期して取り込まれた列アドレスは
、列アドレス・デコーダ４に供給されてデコードされる
。

そして、行アドレス・デコーダ３により選択されたワー
ド線と、列アドレス・デコーダ４により選択されたデー
タ！！（４本、８本・・・２０本）の交点に位置するメ
モリセルが選択される。制御信、号ＷＥがハイレベルに
されている読出し時には、選択されたメモリセルのデー
タがセンスアンプ５によって増幅され、ランダム・アク
セス入出力バッファ６を介してパラレルデータ入出力端
子７より外部へ出力される。一方、制御信号ＷＥがロウ
レベルにされている書込み時には、選択されたメモリセ
ルに対し、そのときパラレルデータ入出力端子７に供給
されているデータがセンスアンプ５を介して書き込まれ
る。

センスアンプ５が接続されたデータ線の反射側には、例
えば１０２４ビツト構成のシフト・レジスタ８が接続さ
れている。特に制限されないが、この実施例ではシリア
ル入力端子ＳＤｉより入力されたシリアル・データが、
外部から供給されるシリアル・クロックＳＣに同期して
次々と取り込まれ、シフトされるようになっている。そ
して、シフト・レジスタ８が一杯になると、それらのデ
ータは一括してメモリセルアレイ１に伝送され、その時
、行アドレス・デコーダ３によって選択状態にされてい
るワード線に接続されているメモリセルに書き込まれる
。

また、シリアル・ポートからの読出し時には、行アドレ
ス・デコーダ３によって選択されたメモリセル行のデー
タが読み出されてシフト・レジスタ８にパラレルに転送
され、シリアル・クロックＳＣに同期してシリアル出力
端子ＳＤｏより外部へ出力される。

しかして、この実施例では、上記並−直列変換用のシフ
ト・レジスタ８がセット、リセット可能なフリップフロ
ップで構成されており、これらのフリップフロップは外
部から供給される制御信号ＲＥＳによって同時にリセッ
ト（もしくはセット）可能にされている。

従って、上記制御信号ＲＥＳによってシフト・レジスタ
８の全ビットをリセットしてから、行アドレス・デコー
ダ３によって選択されたメモリセル行に対して、シフト
・レジスタ８のデータを一括して転送させる。その後１
次々と行アドレスを変えながら全メモリセル行に対して
シフト・レジスタ８のデータの転送を行う。このように
すれば、シフト・レジスタ８がらメモリセルアレイ１へ
のデータの転送のみで全メモリセルのデータをクリアす
ることができ、シフト・レジスタ８へのデータの入力が
全く不要となる。そのため、短時間でメモリセルアレイ
の全データを０”もしくはパ１”にクリアすることがで
きるようになる。

なお、上記実施例におけるメモリセルアレイ１とシフト
・レジスタ８との間のデータの転送は、例えば外部から
供給されるデータ転送制御信号ＤＴによって制御される
。この場合、データ転送制御信号ＤＴの入力端子と出力
コントロール用の制御信号ＯＥの入力端子とを兼用する
ことが可能である。

同様に、シリアルデータの入力端子ＳＤｉと出力端子Ｓ
Ｄｏとを兼用させることもできる。また。

その場合、外部からシリアル入力とシリアル出力の切換
えを指令するための制御信号ＳＯＥを供給してやるよう
にしてやればよい。

上記実施例のメモリには、外部から供給される各種制御
信号ＲＡＳ、ＣＡＳ、ＯＥ、ＷＥやＳＯＥなどに基づい
て、内部のデコーダ３，４やシフトレジスタなどへ供給
するタイミング信号を形成するタイミングジェネレータ
９が設けられている。

なお、上記実施例では、シリアル・ポート側にシフト・
レジスタ８を設けたものについて説明したが、シフト・
レジスタ８の代わりにメモリセルアレイ１から読み出さ
れたデータを保持するデータ・レジスタと、このデータ
・レジスタに保持されたデータを順次選択して出力させ
るセレクタを設けた構成にしてもよい。その場合、デー
タ・レジスタをセットもしくはリセット可能なフリップ
フロップで構成し、外部からの制御信号ＲＥＳでリセッ
トもしくはセットさせるようにすればよい。

また、上記実施例ではシフト・レジスタ８がメモリセル
アレイ１に直結されているが、シフト・レジスタ８とメ
モリセルアレイ１との間に転送ゲートを設けるようにし
てもよい、シフト・レジスタの代わりにデータ・レジス
タを設けた場合も同様である。

さらに、上記実施例では、シフト・レジスタ８をリセッ
トもしくはセットさせる制御信号ＲＥＳを外部から与え
るようにしているが、他の制御信号（例えばＲＡＳとＧ
ＡＳ）の組合せによって、内部のタイミング・ジェネレ
ータ９でシフト・レジスタ８をリセットもしくはセット
させる信号を形成するようにしてもよい、このようにす
れば、デュアルポート・メモリに高速データクリア機能
を持たせるための専用の端子をわざわざ設ける必要がな
い。

以上説明したごとく上記実施例は、メモリセルアレイの
一行分のデータを保持可能なシフト・レジスタもしくは
データ・レジスタをセット、リセット可能なフリップフ
ロップで構成し、外部から供給される静御信号によりレ
ジスタの全ビットを同時にリセットもしくはセットでき
るように構成したので、データの書込みもしくはシリア
ル転送を行うことなく一括してレジスタへの初期データ
の設定を行えるという作用により、セットもしくはリセ
ットされたレジスタのデータを、行アドレスで一行ごと
にメモリセルアレイへ転送させるのみでメモリ内の全デ
ータのクリアを高速で行うことができるようになるとい
う効果がある。

また、上記レジスタのセットもしくはリセットを指示す
る制御信号を、外部から供給される複数の信号の組合せ
に基づいて形成させるようにしたので、新たに端子を増
設することなく一括してレジスタの初期設定が行えると
いう作用により、パッケージを大型化させずに高速クリ
ア機能を実現することができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない１例えばシフト・レジスタ
８の代わりにデータ・レジスタを設けるようにしたデュ
アル・ポート・メモリにおいては、データ・レジスタを
２５６×４ビツトのような構成にするとともに、４本の
シリアル入出力端子を設けるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像メモリに好適な
デュアル・ポート・メモリに適用したものについて説明
したが、この発明はそれに限定されず、読出し書込み可
能なメモリ一般に利用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ランダム・アクセス・ポートとシリアル・ポ
ートとを備えた半導体記憶装置において。

データの書込みもしくはシリアル転送を行うことなく一
括してレジスタへの初期データの設定を行えるようにな
り、これによって、メモリ内の全データのクリアが高速
で行えるようになる。

【図面の簡単な説明】

第１図は本発明をデュアル・ポート・メモリに適用した
場合の一実施例を示すブロック図である。 １・・・・メモリセルアレイ、２・・・・アドレスバッ
ファ、３・・・・行アドレス・デコーダ、４・・・・列
アドレス・デコーダ、５・・・・センスアンプ、６・・
・・ランダム・アクセス入出力バッファ、７・・・・パ
ラレルデータ入出力端子、８・・・・レジスタ（シフト
・レジスタ）、９・・・・タイミング・ジェネレータ。

Claims (1)

1. 【特許請求の範囲】 １、ランダム・アクセス・ポートとシリアル・ポートと
   を備えた半導体記憶装置において、シリアル・ポート側
   に設けられ、メモリセルアレイの一行分のデータを保持
   可能なレジスタを、セットもしくはリセット可能なフリ
   ップフロップで構成し、外部から供給される制御信号に
   基づいて上記レジスタの全ビットを同時にセットもしく
   はリセットできるように構成してなることを特徴とする
   半導体記憶装置。 ２、上記レジスタのセットもしくはリセットを指示する
   上記制御信号を入力する専用のコントロール端子が設け
   られてなることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、上記レジスタのセットもしくはリセットを指示する
   上記制御信号は、外部から供給される複数の信号の組み
   合わせに基づいて形成されるようにされてなることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。