JP4032102B2 - ランダム・アクセス・メモリに対するマルチビット・ブロック書込み - Google Patents
ランダム・アクセス・メモリに対するマルチビット・ブロック書込み Download PDFInfo
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Description
発明の技術分野
本発明は一般に集積メモリに関し、具体的には、集積メモリにおけるブロック書込み機能に関する。さらに詳細には、本発明はマルチビット書込み装置及びその動作を記述するものである。
発明の背景
マルチポート・ランダム・アクセス・メモリ（ＲＡＭ）は標準のＲＡＭよりずっと高速で、一般にビデオ・システムで有効なため、ビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）と呼ばれている。第１図に、Ｈｕｓｈ他に付与され、本発明の譲受人に譲渡された「Ｔｈｒｅｅ Ｐｏｒｔ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」という名称の米国特許第４，８９１，７９４号に記載のメモリと類似の従来技術のマルチポート・メモリの構成図を示す。マルチポート・メモリは、その最も簡単な形態では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）９０、ＤＲＡＭ制御装置９２、２個の順次アクセス・メモリ（ＳＡＭ）９４、９６及びＳＡＭ制御装置９８を含む。各ＳＡＭは、本質的には、ＤＲＡＭからのブロック・データを受け取ることができ、データ・ポート９９を通じて出力されるようにデータを順次シフトする長シフトレジスタである。ＳＡＭはまた、データをシリアル・ポート中に順次シフトさせて、ＤＲＡＭに転送することもできる。
ＤＲＡＭは、それぞれが行及び列に配列されたメモリ・セルを有する多数の２次元平面内にマルチビット・レジスタを格納するためのダイナミック・アレイである。ＤＲＡＭはアドレス線入力部９５と、複数の入出力線９７とを有する。各レジスタはそれぞれ多重平面内で同じ行及び列アドレスによって定義される。各ＳＡＭはＤＲＡＭの各平面に関連するマルチビット・レジスタ行を有し、ＤＲＡＭの各列はそのレジスタ行のビットに対応する。一般にＤＲＡとＳＡＭはデータの内部転送のため独立に或いは限られた組合せで動作することができる。組合せで動作するとき、ＳＡＭはそれぞれがＤＲＡＭの１つの行にアクセスできるような構造になっている。
関連するグラフィックス・プロセッサ或いはマイクロプロセッサとの間でのデータ転送を高速化するためにＶＲＡＭには様々な機能が組み込まれている。メモリ書込みを高速化するために使用される機能の一例は、「ブロック書込み」機能である。１９９４年１月２７日にＭｃＬａｕｒｙに付与された「Ｍｕｌｔｉｐｌｅ Ｒｅｇｉｓｔｅｒ Ｂｌｏｃｋ Ｗｒｉｔｅ Ｍｅｔｈｏｄ ａｎｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｖｉｄｅｏ ＤＲＡＭｓ」という名称の米国特許第５，２８２，１７７号は、ＤＲＡＭへのブロック書込みのためのいくつかのメモリ及び回路を記載している。
ブロック書込みは、ＶＲＡＭにおいて、フレーム・バッファの大きな領域を迅速にクリアしたり、或いは表示のための背景を作り出すのに有用である。ブロック書込み機能は、各セルに個別に書き込むのではなく、複数のメモリ・セルのブロックに同時に書き込むものである。この複数セルのブロックは、ＤＲＡＭのある行の予め選択された数のセル、或いは複数のメモリ・セルのその行全体でよい。メモリの各平面内の選択された複数セルのブロックは、同じ状態に書き込まれる。即ち、マルチビット書込みレジスタの１ビットがその選択されたブロックの各セルに書き込まれる。
米国特許第５，２８２，１７７号は多重レジスタ・ブロック書込みを開示している。多重レジスタ・ブロック書込みは、書込みレジスタが多数のレジスタを有する点以外は前述のブロック書込みと同じである。多重書込みレジスタは８ビット・スタティック・メモリ・レジスタを複数個有する。複数の書込みレジスタのいずれもがＶＲＡＭへデータを転送することができる。それ故、多重書込みレジスタは、該多重書込みレジスタの全てに事前ロードすることにより、異なるブロック書込み用に単一の書込みレジスタに再ロードする必要がなくなる。
この従来技術では、書込みレジスタの１ビットによってメモリの１ブロックを書き込むことが可能である。そのブロックの各メモリ・セルは１或いは０の同じ論理状態に書き込まれる。従来技術では、ランダム・アクセス・ポートを介して、ブロックの各行の異なるセルに異なる論理状態を転送する手段を提供することができない。カラー・レジスタを用いて、同一のカラー値を多数のメモリ位置に同時に書込もうとするメモリの他の記述として、国際公表第WO95/12167号を参照のこと。
ブロック書込み機能により、メモリに対するデータの高速で効率的な転送が可能となり、メモリのブロックを同時に共通の状態に書き込むことができる。ブロックの一部分を異なる状態にする必要がある場合は、その部分を書込みからブロックするか、或いは後からの書込み機能によって編集しなければならない。メモリのブロックへのブロック書込みとそれに続くいくつかの編集操作は時間がかかる。後の編集が軽減され或いは不要になるように、メモリのブロックを書き込むことができることが求められる。
前述の各々の理由から、また当業者が本明細書を読んで理解すれば明らかになるはずの下記の理由から、選択されたあるブロックの個々のセルを同時に異なる状態に書き込むことができるようにＤＲＡＭにデータをブロック書込みするための回路及び方法が当技術分野で求められている。
発明の概要
ブロック書込み機能に伴う前述の問題や他の問題は、本発明によって対処され、以下の明細書を読んで検討することによって理解されるはずである。
本発明は、複数のメモリ・セルを有する集積回路メモリを記載する。このメモリは、複数のメモリ・セルから成る少なくとも１つのアドレス可能なブロックと書込みレジスタとを有する。書込みレジスタは、複数のレジスタ・セルを有し、各レジスタ・セルがアドレス可能ブロックのメモリ・セルの１つの対応する。一実施例においては書込みレジスタはカラー・レジスタを備える。
別の実施例では、複数のメモリ平面内に配列された複数のメモリ・セルを有する集積回路メモリを記載する。このメモリはメモリ・セルの複数のアドレス可能ブロックを含み、この各々が複数のメモリ・セルから成る複数のアドレス可能ブロックが複数のメモリ平面のうちの異なる平面にあり、書込みレジスタが複数の多重セル平面内に配列された複数のレジスタ・セルを有する。この複数の多重セル平面はそれぞれ複数のレジスタ・セルのうちの異なるセルに対応し、この複数のレジスタ・セルのそれぞれが複数のメモリ・セルの１つに接続されている。
さらに別の実施例では、複数のメモリ平面内に配列された複数のランダム・アクセス・メモリ・セルを含むランダム・アクセス・メモリ・アレイを有する多重ポート・メモリ・デバイスが記載される。この多重ポート・メモリは、複数のランダム・アクセス・メモリ・セルの複数のアドレス可能ブロックを含み、この複数のアドレス可能ブロックのそれぞれが複数のメモリ平面のうちの異なる平面にある。複数の多重セル平面内に配列される複数のレジスタ・セルを有する書込みレジスタが提供され、複数の多重セル平面のそれぞれが、複数のメモリ平面のうちの異なる１つの平面に対応し、複数のレジスタ・セルのそれぞれが複数のランダム・アクセス・メモリ・セルの１つと関連する。最後に、このメモリは、書込みレジスタとランダム・アクセス・メモリの間に電気的に配置された少なくとも１つのマスク回路を有する。
集積回路ランダム・アクセス・メモリ内の書込みレジスタにロードする方法であって、書込みレジスタが複数の平面を有し、この複数の平面のそれぞれが複数のレジスタ・セルを有する方法が提供される。この方法は、複数の平面それぞれ内の前記複数のレジスタ・セルのうち第１のレジスタ・セルに対して列アクセス・サイクルにロードするステップと、前記複数の平面それぞれ内の前記複数のレジスタ・セルのうち追加のレジスタ・セルに対して後続の列アクセス・サイクルに所定のパターンで個々にロードするステップを含む。
集積回路ランダム・アクセス・メモリ内の書込みレジスタにロードする代替方法であって、書込みレジスタが複数の平面を有し、複数の平面のそれぞれが複数のレジスタ・セルを有する方法が提供される。この方法は、前記複数の平面それぞれ内の前記複数のレジスタ・セルのうち第１のレジスタ・セルに対して選択的にアドレスするステップと、前記複数の平面それぞれ内の前記複数のレジスタ・セルのうち追加のレジスタ・セルに対して後続の列アドレス・サイクルに選択的にアドレスしロードするステップを含む。
集積回路ランダム・アクセス・メモリ内の書込みレジスタにロードするさらに別の方法であって、書込みレジスタが複数の平面を有し、この複数の平面のそれぞれが複数のレジスタ・セルを有する方法が提供される。この方法は、前記複数の平面のうち第１の平面に対して列アクセス・サイクルにロードするステップと、前記複数の平面のうち追加の平面に対して後続の列アクセス・サイクルに個々にロードするステップを含む。
【図面の簡単な説明】
第１図は従来技術の多重ポート・メモリのブロック構成図である。
第２図は本発明を組み込んだ多重ポート・メモリのより詳細なブロック構成図である。
第３図は従来技術のブロック書込みのブロック構成図である。
第４図は本発明を組み込んだブロック書込みを示す図である。
第５図は従来技術のロード・カラー・レジスタ機能のタイミング図である。
第６図はロード・カラー・レジスタ機能の別の実施例のタイミング図である。
第７図はカラー・レジスタ・ロード機能の別の実施例のタイミング図である。
第８図は本発明のブロック書込みの代替実施例を示す図である。
発明の詳細な説明
以下の好ましい実施例についての詳細な説明では、本発明を実施することのできる特定の好ましい実施例を例示的に示した添付の図面を参照する。これらの実施例は、当業者が本発明を実施できるのに十分に詳しく説明する。他の実施例も利用することができ、本発明の趣旨及び範囲から逸脱せずに論理的、機能的、電気的変更を加えることができることを了解されたい。したがって、以下の詳細な説明は限定的な意味で解釈してはならず、本発明の範囲は添付の請求の範囲のみによって定義されるものである。
本発明は、電圧を使って２つの２値論理レベルを表す電気回路に関する。本発明において「低」及び「高」の語は一般に、それぞれ偽及び真の２値論理レベルを指す。信号は一般に高のときアクティブと見なされるが、本願では、信号名の後にアステリスク（＊）が付いた信号、或いは信号名の上に線がついた信号は、その信号が負又は逆の論理であることを示す。負又は逆の論理は、その信号が低のときアクティブと見なされる。
本発明は、ランダム・アクセス・メモリ（ＲＡＭ）へのブロック書込みを可能にし、メモリの平面内の個々のメモリ・セルを異なる論理状態に書き込むことができる多重ビット書込みレジスタを提供する。
第２図は、本発明を組み込んだ多重ポート・メモリのより詳細なブロック構成図を示す。本発明により直接関係する特徴に焦点を絞るため、メモリの各部分の詳細な要素は図では省略してある。図示された多重ポート・メモリは、本発明の譲受人である米国アイダホ州ボイスのＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ．製の部品番号ＭＴ４２Ｃ８２５６として市販されている２５６ｋ×８ビットＶＲＡＭに類似のＶＲＡＭである。このメモリの完全な記述は、ＭｉｃｒｏｎＳｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ．ＤａｔａＢｏｏｋ，ｐｐ．２−１３９〜２−１７９（１９９３）に出ている。
ＤＲＡＭ１１０は、マイクロプロセッサ（図示せず）によってアドレス線Ａ０〜Ａ８を含む入出力接続を介してアクセスできる５１２×５１２×８ビット・アレイである。行アドレス・ラッチ／バッファ１１２及び行デコーダ１１４は、Ａ０〜Ａ８上に提供される行アドレス信号を受け取ってそれから行アドレスを復号し、ＤＲＡＭの対応する行をアドレス又は活動化する。同様に列アドレス・ラッチ／バッファ１１６及び行デコーダ１１８は、Ａ０〜Ａ８上に提供される列アドレス信号を受け取ってそれから列アドレスを復号し、ＤＲＡＭの対応する列をアドレス又は活動化する。
ＤＲＡＭ１１０に記憶されたデータは、ＤＲＡＭ出力バッファ１２０を介して出力ＤＱ１〜ＤＱ８に転送することができる。２個の２５６×８ビット順次アクセス・メモリ、即ちＳＡＭ１２２，１２４が独立のメモリとして設けられ、データの内部転送のためＤＲＡＭに接続されている。ＤＲＡＭ１１０及びＳＡＭ１２２，１２４は前述のように独立に又は内部データ転送のため限定された組合せで動作することができる。転送制御回路１２６は転送ゲート１２８，１３０を使ってＳＡＭとＤＲＡＭの間でのデータの内部転送を制御する。
タイミング発生器及び制御論理１４４が多重ポート・メモリの利用可能な多数の機能の制御に使用される。ＤＲＡＭ入力バッファ１４６を介して線ＤＱ１〜ＤＱ８上にＤＲＡＭデータ入力が提供される。ＭＵＸ１５１がＤＱ入力線及びカラーレジスタ１５０を書込み制御論理１５８に多重化する。ブロック書込み制御論理１４８、制御レジスタ１５０及び列マスク１５２が、下記で詳しく説明するように多重ポート・メモリのカスタム・フィーチャを制御するために使用される。マスクされた書込み制御論理１５４、マスクされたデータ・レジスタ１５６及び書込み制御論理１５８がマスキング・フィーチャの制御に使用される。センス増幅器１６０はＤＲＡＭに記憶されたデータの検出及び増幅に使用される。
マイクロ・プロセッサとの通信に使用される多重ポート・メモリの入出力接続のいくつかについては下記で説明する。タイミング発生器及び制御論理１４４への順次クロック入力（ＳＣ）がＳＡＭメモリ用のクロック入力を提供する。転送イネーブル／出力イネーブル入力（ＴＲ*／ＯＥ*）がＤＲＡＭとＳＡＭの間でのデータの内部転送を実施し、またＤＲＡＭの出力バッファ１２０をイネーブルする。マスクされたイネーブル／書込みイネーブル入力（ＭＥ*／ＷＥ*）は、マスクされた書込み機能を実行するために使用される。ＭＥ*／ＷＥ*はまた、ＤＲＡＭにアクセスする際に読取りサイクル或いは書込みサイクルを選択するのにも使用でき、これはＳＡＭによる読取り転送又は書込み転送を含む。特殊機能選択入力（ＤＳＦ）は、どの特殊機能（ブロック書込み、フラッシュ書込み、スプリット転送など）を使用するかを指示するために使用される。行アドレス・ストローブ（ＲＡＳ*）入力は、９つの行アドレス・ビット及びＭＥ*／ＷＥ*、ＴＲ*／ＯＥ*、ＤＳＦ、ＳＥ*、ＣＡＳ*及びＤＱ入力のためのストローブをクロック入力するために使用される。標準の多重ポート・メモリでは、ＲＡＳ*はマスタチップ・イネーブルとしても働き、ＤＲＡＭ動作又は転送動作を開始するためには低にならなければならない。列アドレス・ストローブ（ＣＡＳ*）入力は９つの列アドレス・ビットをクロック入力するために使用される。
アドレス入力線Ａ０〜Ａ８は、前記に詳述したようにＤＲＡＭ１１０の使用可能ワードから少なくとも１つの８ビット・ワード又はレジスタを選択するために行及び列アドレスを識別するのに使用される。ＤＲＡＭデータ入出力線ＤＱ１〜ＤＱ８はＤＲＡＭ用のデータ入力及び出力を提供し、またマスク・データ・レジスタ１５６及びカラー・レジスタ１５０用の入力としても働く。
多重ポート・メモリを使って実施できるモードや機能は多数ある。本発明にとって特に重要な２つの機能は、ブロック書込み機能及びカラー・レジスタ・ロード機能である。ブロック書込み機能は、カラー・レジスタ１５０の内容をＤＲＡＭ１１０の隣接する列位置に直接書き込むのに使用され、第３図を参照のこと。カラー・レジスタ１５０は、ブロック書込み機能の開始前にロードしなければならなず、下記のカラー・レジスタ・ロード機能の説明を参照のこと。ＤＲＡＭ行は、通常のＤＲＡＭの読取り又は書込みと同様にアドレスされるが、アドレス線Ａ２−Ａ８は、ＣＡＳ*が低になるときにアドレスされる隣接する列位置のブロックを指定する。
ロード・カラー・レジスタ（ＬＣＲ）機能は、ＤＱ入力線上に存在するデータをカラー・レジスタ１５０にロードする。８ビット・カラー・レジスタの内容は、他のロード・カラー・レジスタ機能によって変更されるまで保持される。
ＤＲＡＭメモリ内における基本的ブロック書込み動作は、前述のように当業者には周知である。多重ポート・メモリで使用されるブロック書込み機能は、選択ブロック書込みとフラッシュブロック書込みの２つの基本タイプがある。第３図に示す２５６ｋ×８ビットＤＲＡＭ１４３アレイは、メモリ・セルの８個の２次元平面１４５（１）〜（８）を有し、各平面がそれぞれ５１２行及び５１２列のメモリ・セルを有する。８個のアドレスされたメモリ・セルの選択されたブロック１６４を除き、個々のメモリ・セルは図示されていない。８ビット・カラー・レジスタ１６６（１）〜（８）は、選択されたブロック１６４など選択されたＤＲＡＭセルに転送されるデータを記憶するのに使用される。カラー・レジスタの各ビットはＤＲＡＭの８個の平面の１つに対応する。
ブロック書込み中、行アドレス１６８及び列アドレス１７０がそれぞれＶＲＡＭの入力アドレス線Ａ０〜Ａ８上に提供される。列アドレスは、アドレスされた行の隣接する４個のメモリ・レジスタのブロック１６４中の第１のメモリ・レジスタ・アドレスを示す。データはカラー・レジスタ１６６から平面マスク回路１７２及び列マスク回路１７４を介してＤＲＡＭ１４３に同時に書き込まれる。平面マスク回路１７２はマスク。レジスタ１７６と８個のイネーブル・ゲート１７８を有する。これらのイネーブル・ゲートはそれぞれ８つのメモリ平面１４５の１つに対応する。マスク・レジスタ１７６の８つのビットはロードすることができ、ビット値１は、そのイネーブル・ゲートが活動化されて対応するカラー・レジスタ・ビット１６６（１）〜（８）がＤＲＡＭに書き込まれることを示す。同様に、ビット値０は、対応するカラー・レジスタ・ビットがマスクされることを示す。マルチプレクサ１８０は、マスク・レジスタ１７６の代りに平面をマスクするのにＤＱが使用できるようにする。
列マスク回路１７４は列マスク・レジスタ１８２及び４個の対応するイネーブル・ゲート１８６を有する。これらのイネーブル・ゲートはそれぞれブロック１６４の４つのアドレスされるメモリ・セルの１つに対応する。各列マスク・レジスタ１８２の４つのビットはＤＱ入力を使ってロードすることができ、ビット値１は対応する列が使用中のカラー・レジスタに書き込まれることを示す。同様にビット値０は対応する列がマスクされることを示す。
フラッシュ・マスク書込み機能は、行全体が使用中のカラー・レジスタに書き込まれる点を除き、マスクされた書込み機能と同様である。平面マスク回路をフラッシュ書込みと一緒に使用して、どのメモリ平面が書き込まれるかを選択することができる。この機能は、メモリのある行全体への非常に高速の書込みを可能にする。しかし、個々の列をマスクできる能力は得られない。
多重ビット・ブロック書込み
第４図は、前述のＤＲＡＭ１４３と同様の２５６ｋ×８ビットＤＲＡＭ１８９における本発明のブロック書込み機能の一実施例を示す。多重ビット書込みレジスタ１８８は４×８ビット・レジスタを含む。したがって、この書込みレジスタは８個のサブレジスタ１９０（１）〜（８）を有し、それぞれがメモリ１８９の平面１９１（１）〜（８）に対応する。各サブレジスタ１９０は４つのビット又は列を有する。サブレジスタの各ビットは各平面内の選択されたメモリ・ブロック１９２の１ビットに対応する。即ち、各メモリ平面内の事前に選択された数のビットは、書込みレジスタ１８８中に関連するビットを有する。マスク・レジスタ１９４或いはＤＱ入力をマルチプレクサ１９５を介して使用して、サブレジスタ１９０を８個の列マスク回路１９８の１つに接続する４個のイネーブル・ゲート１９６をすべてディスエーブルすることにより、メモリの平面をマスクすることができる。
列マスク回路１９８は４ビット列マスク・レジスタ２００と４個の対応するイネーブル・ゲート２０２を有する。これらのイネーブル・ゲートはそれぞれブロック１９２中の４つのアドレスされるメモリ・セルの１つに対応する。各列マスク・レジスタ２００の４つのビットをロードすることができ、ビット値１は対応する列が使用中の書込みレジスタ１８８に書き込まれることを示す。同様に、ビット値０は対応する列がマスクされることを示す。
多重ビット書込みレジスタ１８８を使用して、データの大きなブロックをＤＲＡＭ１８９に書き込むことができる。書込みレジスタは、ビデオ・システムでカラーのブロックを作成するためにデータのブロックを書き込むのに使用されるカラー・レジスタとすることができる。前述のようにカラー・レジスタに追加の次元を加えることにより、ブロック中の各ビットを異なる状態に書き込むことが可能になる。所与のブロックのカスタム書込みのため、サブレジスタ１９０の各ビット或いは列を異なる論理状態でロードすることができる。これによって、個々の列を変更するための後続の書込み機能は不要になる。代替的には、サブレジスタの各列を同じ論理状態にロードすることにより、ブロックを同じ状態に書き込むこともできる。
集積回路メモリにおいてブロック書込み機能を実施する際に、これまで存在していた複雑さのために、この集積回路メモリ上でイネーブル・ゲート１９６，２０２が利用可能である。書込みレジスタ１８８用に追加の２８個のレジスタ（３×８ビット）を加えることにより、この実施例は、平面ごとに４ビットのブロック３２を同時に異なる状態に書き込むことができる。これは、あるメモリ・ブロックの各ビットを異なる状態に書き込むことができるので、速度が大幅に増大する。
先に指摘したように、書込みレジスタ１８８はブロック書込み機能を実行する前にロードしなければならない。ブロック書込み機能がカラー・レジスタ１５０からＤＲＡＭにデータを転送中であると想定すると、ロード・カラー・レジスタ機能を使ってカラー・レジスタにロードしなければならい。第５図は、当業者に周知であって、Ｍｉｃｒｏｎ Ｓｐｅｃｉａｌｉｔｙ ＤＲＡＭ Ｄａｔａ Ｂｏｏｋ １９９３に記載されている典型的なロード・カラー・レジスタ動作を示す。ロード・カラー・レジスタは、ＴＲ*／ＯＥ*、ＭＥ*／ＷＥ*、ＤＳＦ及びＣＡＳ*がすべて高の場合にＲＡＳ*サイクル２０４で開始される。カラーレジスタにロードするには、ＲＡＳ*サイクル２０４の後のＣＡＳ*サイクル２０６がＤＱ線上のデータをカラー・レジスタに転送する。このレジスタにロードするには、ＣＡＳ*の立下り端でＤＳＦが高でなければならない。
本発明の多重ビット・カラー・レジスタにロードする一つの方法は、レジスタにロードするため連続する回数だけＣＡＳ*をサイクルさせることである。各サイクルに、各サブレジスタ１９０の１ビットにデータが書き込まれる。第６図は、このカラー・レジスタにロードする方法のタイミング図を示す。行アクセス・ストローブ（ＲＡＳ*）が低になるとき（２０８）、ＣＡＳ*、ＴＲ*／ＣＥ*、ＭＥ*／ＷＥ*及びＤＳＦはすべて高で、ロード・カラー・レジスタ動作が実施されることを示す。次いでＣＡＳ*入力が４回サイクルされる（２１０）。ＣＡＳ*が低になるたびにカラー・サブレジスタの４つのビットの１つがロードされる。一実施例では各サブレジスタの最下位ビットＣＲ１に先ずロードされ、最上位ビットＣＲ４に対しては最後にロードされる。
ブロック書込み機能の実施中、列アドレスの最下位２ビット（Ａ０〜１）は無視される。即ち、列アドレス・ビットＡ２〜Ａ８は書き込まれる列のブロックを識別するために使用され、Ａ０とＡ１は無視される。したがって、ロード・カラー・レジスタ機能中にＡ０とＡ１を使って、表１に示すように各サブレジスタ１９０の４ビット（ＣＲ１〜４）のうちのどれがロードされているのかを示すことができる。したがってこれらのビットのうちのどれをどんな順序でロードすることもでき、最下位ビットから最上位ビットへのパターンに従う必要はない。さらに、そのビットが変更する必要のある唯一のビットである場合、１つのビットだけにロードすることができる。したがって、編集の大幅な軽減が達成される。
カラー・レジスタにロードするのに使用できる代替方法は、ＣＡＳ*の立下り端で１つの平面又は１つのサブレジスタにロードすることであろう。したがって、メモリの１つの平面に関連するレジスタの部分が一度にロードされることになる。ＣＡＳ*線がメモリに含まれる平面の数（この実施例では８）に従ってサイクルされる。第７図を参照のこと。この方法を修正して、カラー・レジスタのどんな数の平面にもロードできるようにすることができる。
本発明の代替実施例を第８図に示す。書込みレジスタ１８８はさらに多重レジロスタを含んでいる。「Ｍｕｌｔｉｐｌｅ Ｒｅｇｉｓｔｅｒ Ｂｌｏｃｋ Ｗｒｉｔｅ Ｍｅｔｈｏｄ ａｎｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｖｉｄｅｏ ＤＲＡＭｓ」という名称の米国特許第５，２８２，１７７号は、ブロック書込み用の多重レジスタを記載している。この多重書込みレジスタは、単一の書込みレジスタではなく複数の書込みレジスタの１つからのブロック書込みを実施できるようにする。この複数の書込みレジスタにデータを事前ロードすることができる。次いでこの複数の書込みレジスタの１つを選択してメモリにブロック書込みすることができる。この実施例は、データの事前ロードを可能にするだけでなく、メモリの各ビットを多数の状態に書き込むことも可能にする。この多重書込みレジスタに対しては、前述のどの方法でロードすることもできる。
摘要
本発明は、メモリ・セルのブロック中の各メモリ・セルを、そのブロック中の他のメモリ・セルの状態と異なることのあり得るある状態に書き込むことを可能にする多重ビット書込みレジスタを提供する。書込みレジスタは、多重ポート又は単一ポート・メモリ・デバイス中のカラー・レジスタでよい。多重ビット・カラー・レジスタをロードするいくつかの方法が提供される。１つの方法は、所定のパターンで、或いは選択的にレジスタに対して一時に１列ずつロードするものである。別の方法は、レジスタの１平面に一時にロードするものである。
本発明は一般に集積メモリに関し、具体的には、集積メモリにおけるブロック書込み機能に関する。さらに詳細には、本発明はマルチビット書込み装置及びその動作を記述するものである。
発明の背景
マルチポート・ランダム・アクセス・メモリ（ＲＡＭ）は標準のＲＡＭよりずっと高速で、一般にビデオ・システムで有効なため、ビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）と呼ばれている。第１図に、Ｈｕｓｈ他に付与され、本発明の譲受人に譲渡された「Ｔｈｒｅｅ Ｐｏｒｔ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」という名称の米国特許第４，８９１，７９４号に記載のメモリと類似の従来技術のマルチポート・メモリの構成図を示す。マルチポート・メモリは、その最も簡単な形態では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）９０、ＤＲＡＭ制御装置９２、２個の順次アクセス・メモリ（ＳＡＭ）９４、９６及びＳＡＭ制御装置９８を含む。各ＳＡＭは、本質的には、ＤＲＡＭからのブロック・データを受け取ることができ、データ・ポート９９を通じて出力されるようにデータを順次シフトする長シフトレジスタである。ＳＡＭはまた、データをシリアル・ポート中に順次シフトさせて、ＤＲＡＭに転送することもできる。
ＤＲＡＭは、それぞれが行及び列に配列されたメモリ・セルを有する多数の２次元平面内にマルチビット・レジスタを格納するためのダイナミック・アレイである。ＤＲＡＭはアドレス線入力部９５と、複数の入出力線９７とを有する。各レジスタはそれぞれ多重平面内で同じ行及び列アドレスによって定義される。各ＳＡＭはＤＲＡＭの各平面に関連するマルチビット・レジスタ行を有し、ＤＲＡＭの各列はそのレジスタ行のビットに対応する。一般にＤＲＡとＳＡＭはデータの内部転送のため独立に或いは限られた組合せで動作することができる。組合せで動作するとき、ＳＡＭはそれぞれがＤＲＡＭの１つの行にアクセスできるような構造になっている。
関連するグラフィックス・プロセッサ或いはマイクロプロセッサとの間でのデータ転送を高速化するためにＶＲＡＭには様々な機能が組み込まれている。メモリ書込みを高速化するために使用される機能の一例は、「ブロック書込み」機能である。１９９４年１月２７日にＭｃＬａｕｒｙに付与された「Ｍｕｌｔｉｐｌｅ Ｒｅｇｉｓｔｅｒ Ｂｌｏｃｋ Ｗｒｉｔｅ Ｍｅｔｈｏｄ ａｎｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｖｉｄｅｏ ＤＲＡＭｓ」という名称の米国特許第５，２８２，１７７号は、ＤＲＡＭへのブロック書込みのためのいくつかのメモリ及び回路を記載している。
ブロック書込みは、ＶＲＡＭにおいて、フレーム・バッファの大きな領域を迅速にクリアしたり、或いは表示のための背景を作り出すのに有用である。ブロック書込み機能は、各セルに個別に書き込むのではなく、複数のメモリ・セルのブロックに同時に書き込むものである。この複数セルのブロックは、ＤＲＡＭのある行の予め選択された数のセル、或いは複数のメモリ・セルのその行全体でよい。メモリの各平面内の選択された複数セルのブロックは、同じ状態に書き込まれる。即ち、マルチビット書込みレジスタの１ビットがその選択されたブロックの各セルに書き込まれる。
米国特許第５，２８２，１７７号は多重レジスタ・ブロック書込みを開示している。多重レジスタ・ブロック書込みは、書込みレジスタが多数のレジスタを有する点以外は前述のブロック書込みと同じである。多重書込みレジスタは８ビット・スタティック・メモリ・レジスタを複数個有する。複数の書込みレジスタのいずれもがＶＲＡＭへデータを転送することができる。それ故、多重書込みレジスタは、該多重書込みレジスタの全てに事前ロードすることにより、異なるブロック書込み用に単一の書込みレジスタに再ロードする必要がなくなる。
この従来技術では、書込みレジスタの１ビットによってメモリの１ブロックを書き込むことが可能である。そのブロックの各メモリ・セルは１或いは０の同じ論理状態に書き込まれる。従来技術では、ランダム・アクセス・ポートを介して、ブロックの各行の異なるセルに異なる論理状態を転送する手段を提供することができない。カラー・レジスタを用いて、同一のカラー値を多数のメモリ位置に同時に書込もうとするメモリの他の記述として、国際公表第WO95/12167号を参照のこと。
ブロック書込み機能により、メモリに対するデータの高速で効率的な転送が可能となり、メモリのブロックを同時に共通の状態に書き込むことができる。ブロックの一部分を異なる状態にする必要がある場合は、その部分を書込みからブロックするか、或いは後からの書込み機能によって編集しなければならない。メモリのブロックへのブロック書込みとそれに続くいくつかの編集操作は時間がかかる。後の編集が軽減され或いは不要になるように、メモリのブロックを書き込むことができることが求められる。
前述の各々の理由から、また当業者が本明細書を読んで理解すれば明らかになるはずの下記の理由から、選択されたあるブロックの個々のセルを同時に異なる状態に書き込むことができるようにＤＲＡＭにデータをブロック書込みするための回路及び方法が当技術分野で求められている。
発明の概要
ブロック書込み機能に伴う前述の問題や他の問題は、本発明によって対処され、以下の明細書を読んで検討することによって理解されるはずである。
本発明は、複数のメモリ・セルを有する集積回路メモリを記載する。このメモリは、複数のメモリ・セルから成る少なくとも１つのアドレス可能なブロックと書込みレジスタとを有する。書込みレジスタは、複数のレジスタ・セルを有し、各レジスタ・セルがアドレス可能ブロックのメモリ・セルの１つの対応する。一実施例においては書込みレジスタはカラー・レジスタを備える。
別の実施例では、複数のメモリ平面内に配列された複数のメモリ・セルを有する集積回路メモリを記載する。このメモリはメモリ・セルの複数のアドレス可能ブロックを含み、この各々が複数のメモリ・セルから成る複数のアドレス可能ブロックが複数のメモリ平面のうちの異なる平面にあり、書込みレジスタが複数の多重セル平面内に配列された複数のレジスタ・セルを有する。この複数の多重セル平面はそれぞれ複数のレジスタ・セルのうちの異なるセルに対応し、この複数のレジスタ・セルのそれぞれが複数のメモリ・セルの１つに接続されている。
さらに別の実施例では、複数のメモリ平面内に配列された複数のランダム・アクセス・メモリ・セルを含むランダム・アクセス・メモリ・アレイを有する多重ポート・メモリ・デバイスが記載される。この多重ポート・メモリは、複数のランダム・アクセス・メモリ・セルの複数のアドレス可能ブロックを含み、この複数のアドレス可能ブロックのそれぞれが複数のメモリ平面のうちの異なる平面にある。複数の多重セル平面内に配列される複数のレジスタ・セルを有する書込みレジスタが提供され、複数の多重セル平面のそれぞれが、複数のメモリ平面のうちの異なる１つの平面に対応し、複数のレジスタ・セルのそれぞれが複数のランダム・アクセス・メモリ・セルの１つと関連する。最後に、このメモリは、書込みレジスタとランダム・アクセス・メモリの間に電気的に配置された少なくとも１つのマスク回路を有する。
集積回路ランダム・アクセス・メモリ内の書込みレジスタにロードする方法であって、書込みレジスタが複数の平面を有し、この複数の平面のそれぞれが複数のレジスタ・セルを有する方法が提供される。この方法は、複数の平面それぞれ内の前記複数のレジスタ・セルのうち第１のレジスタ・セルに対して列アクセス・サイクルにロードするステップと、前記複数の平面それぞれ内の前記複数のレジスタ・セルのうち追加のレジスタ・セルに対して後続の列アクセス・サイクルに所定のパターンで個々にロードするステップを含む。
集積回路ランダム・アクセス・メモリ内の書込みレジスタにロードする代替方法であって、書込みレジスタが複数の平面を有し、複数の平面のそれぞれが複数のレジスタ・セルを有する方法が提供される。この方法は、前記複数の平面それぞれ内の前記複数のレジスタ・セルのうち第１のレジスタ・セルに対して選択的にアドレスするステップと、前記複数の平面それぞれ内の前記複数のレジスタ・セルのうち追加のレジスタ・セルに対して後続の列アドレス・サイクルに選択的にアドレスしロードするステップを含む。
集積回路ランダム・アクセス・メモリ内の書込みレジスタにロードするさらに別の方法であって、書込みレジスタが複数の平面を有し、この複数の平面のそれぞれが複数のレジスタ・セルを有する方法が提供される。この方法は、前記複数の平面のうち第１の平面に対して列アクセス・サイクルにロードするステップと、前記複数の平面のうち追加の平面に対して後続の列アクセス・サイクルに個々にロードするステップを含む。
【図面の簡単な説明】
第１図は従来技術の多重ポート・メモリのブロック構成図である。
第２図は本発明を組み込んだ多重ポート・メモリのより詳細なブロック構成図である。
第３図は従来技術のブロック書込みのブロック構成図である。
第４図は本発明を組み込んだブロック書込みを示す図である。
第５図は従来技術のロード・カラー・レジスタ機能のタイミング図である。
第６図はロード・カラー・レジスタ機能の別の実施例のタイミング図である。
第７図はカラー・レジスタ・ロード機能の別の実施例のタイミング図である。
第８図は本発明のブロック書込みの代替実施例を示す図である。
発明の詳細な説明
以下の好ましい実施例についての詳細な説明では、本発明を実施することのできる特定の好ましい実施例を例示的に示した添付の図面を参照する。これらの実施例は、当業者が本発明を実施できるのに十分に詳しく説明する。他の実施例も利用することができ、本発明の趣旨及び範囲から逸脱せずに論理的、機能的、電気的変更を加えることができることを了解されたい。したがって、以下の詳細な説明は限定的な意味で解釈してはならず、本発明の範囲は添付の請求の範囲のみによって定義されるものである。
本発明は、電圧を使って２つの２値論理レベルを表す電気回路に関する。本発明において「低」及び「高」の語は一般に、それぞれ偽及び真の２値論理レベルを指す。信号は一般に高のときアクティブと見なされるが、本願では、信号名の後にアステリスク（＊）が付いた信号、或いは信号名の上に線がついた信号は、その信号が負又は逆の論理であることを示す。負又は逆の論理は、その信号が低のときアクティブと見なされる。
本発明は、ランダム・アクセス・メモリ（ＲＡＭ）へのブロック書込みを可能にし、メモリの平面内の個々のメモリ・セルを異なる論理状態に書き込むことができる多重ビット書込みレジスタを提供する。
第２図は、本発明を組み込んだ多重ポート・メモリのより詳細なブロック構成図を示す。本発明により直接関係する特徴に焦点を絞るため、メモリの各部分の詳細な要素は図では省略してある。図示された多重ポート・メモリは、本発明の譲受人である米国アイダホ州ボイスのＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ．製の部品番号ＭＴ４２Ｃ８２５６として市販されている２５６ｋ×８ビットＶＲＡＭに類似のＶＲＡＭである。このメモリの完全な記述は、ＭｉｃｒｏｎＳｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ．ＤａｔａＢｏｏｋ，ｐｐ．２−１３９〜２−１７９（１９９３）に出ている。
ＤＲＡＭ１１０は、マイクロプロセッサ（図示せず）によってアドレス線Ａ０〜Ａ８を含む入出力接続を介してアクセスできる５１２×５１２×８ビット・アレイである。行アドレス・ラッチ／バッファ１１２及び行デコーダ１１４は、Ａ０〜Ａ８上に提供される行アドレス信号を受け取ってそれから行アドレスを復号し、ＤＲＡＭの対応する行をアドレス又は活動化する。同様に列アドレス・ラッチ／バッファ１１６及び行デコーダ１１８は、Ａ０〜Ａ８上に提供される列アドレス信号を受け取ってそれから列アドレスを復号し、ＤＲＡＭの対応する列をアドレス又は活動化する。
ＤＲＡＭ１１０に記憶されたデータは、ＤＲＡＭ出力バッファ１２０を介して出力ＤＱ１〜ＤＱ８に転送することができる。２個の２５６×８ビット順次アクセス・メモリ、即ちＳＡＭ１２２，１２４が独立のメモリとして設けられ、データの内部転送のためＤＲＡＭに接続されている。ＤＲＡＭ１１０及びＳＡＭ１２２，１２４は前述のように独立に又は内部データ転送のため限定された組合せで動作することができる。転送制御回路１２６は転送ゲート１２８，１３０を使ってＳＡＭとＤＲＡＭの間でのデータの内部転送を制御する。
タイミング発生器及び制御論理１４４が多重ポート・メモリの利用可能な多数の機能の制御に使用される。ＤＲＡＭ入力バッファ１４６を介して線ＤＱ１〜ＤＱ８上にＤＲＡＭデータ入力が提供される。ＭＵＸ１５１がＤＱ入力線及びカラーレジスタ１５０を書込み制御論理１５８に多重化する。ブロック書込み制御論理１４８、制御レジスタ１５０及び列マスク１５２が、下記で詳しく説明するように多重ポート・メモリのカスタム・フィーチャを制御するために使用される。マスクされた書込み制御論理１５４、マスクされたデータ・レジスタ１５６及び書込み制御論理１５８がマスキング・フィーチャの制御に使用される。センス増幅器１６０はＤＲＡＭに記憶されたデータの検出及び増幅に使用される。
マイクロ・プロセッサとの通信に使用される多重ポート・メモリの入出力接続のいくつかについては下記で説明する。タイミング発生器及び制御論理１４４への順次クロック入力（ＳＣ）がＳＡＭメモリ用のクロック入力を提供する。転送イネーブル／出力イネーブル入力（ＴＲ*／ＯＥ*）がＤＲＡＭとＳＡＭの間でのデータの内部転送を実施し、またＤＲＡＭの出力バッファ１２０をイネーブルする。マスクされたイネーブル／書込みイネーブル入力（ＭＥ*／ＷＥ*）は、マスクされた書込み機能を実行するために使用される。ＭＥ*／ＷＥ*はまた、ＤＲＡＭにアクセスする際に読取りサイクル或いは書込みサイクルを選択するのにも使用でき、これはＳＡＭによる読取り転送又は書込み転送を含む。特殊機能選択入力（ＤＳＦ）は、どの特殊機能（ブロック書込み、フラッシュ書込み、スプリット転送など）を使用するかを指示するために使用される。行アドレス・ストローブ（ＲＡＳ*）入力は、９つの行アドレス・ビット及びＭＥ*／ＷＥ*、ＴＲ*／ＯＥ*、ＤＳＦ、ＳＥ*、ＣＡＳ*及びＤＱ入力のためのストローブをクロック入力するために使用される。標準の多重ポート・メモリでは、ＲＡＳ*はマスタチップ・イネーブルとしても働き、ＤＲＡＭ動作又は転送動作を開始するためには低にならなければならない。列アドレス・ストローブ（ＣＡＳ*）入力は９つの列アドレス・ビットをクロック入力するために使用される。
アドレス入力線Ａ０〜Ａ８は、前記に詳述したようにＤＲＡＭ１１０の使用可能ワードから少なくとも１つの８ビット・ワード又はレジスタを選択するために行及び列アドレスを識別するのに使用される。ＤＲＡＭデータ入出力線ＤＱ１〜ＤＱ８はＤＲＡＭ用のデータ入力及び出力を提供し、またマスク・データ・レジスタ１５６及びカラー・レジスタ１５０用の入力としても働く。
多重ポート・メモリを使って実施できるモードや機能は多数ある。本発明にとって特に重要な２つの機能は、ブロック書込み機能及びカラー・レジスタ・ロード機能である。ブロック書込み機能は、カラー・レジスタ１５０の内容をＤＲＡＭ１１０の隣接する列位置に直接書き込むのに使用され、第３図を参照のこと。カラー・レジスタ１５０は、ブロック書込み機能の開始前にロードしなければならなず、下記のカラー・レジスタ・ロード機能の説明を参照のこと。ＤＲＡＭ行は、通常のＤＲＡＭの読取り又は書込みと同様にアドレスされるが、アドレス線Ａ２−Ａ８は、ＣＡＳ*が低になるときにアドレスされる隣接する列位置のブロックを指定する。
ロード・カラー・レジスタ（ＬＣＲ）機能は、ＤＱ入力線上に存在するデータをカラー・レジスタ１５０にロードする。８ビット・カラー・レジスタの内容は、他のロード・カラー・レジスタ機能によって変更されるまで保持される。
ＤＲＡＭメモリ内における基本的ブロック書込み動作は、前述のように当業者には周知である。多重ポート・メモリで使用されるブロック書込み機能は、選択ブロック書込みとフラッシュブロック書込みの２つの基本タイプがある。第３図に示す２５６ｋ×８ビットＤＲＡＭ１４３アレイは、メモリ・セルの８個の２次元平面１４５（１）〜（８）を有し、各平面がそれぞれ５１２行及び５１２列のメモリ・セルを有する。８個のアドレスされたメモリ・セルの選択されたブロック１６４を除き、個々のメモリ・セルは図示されていない。８ビット・カラー・レジスタ１６６（１）〜（８）は、選択されたブロック１６４など選択されたＤＲＡＭセルに転送されるデータを記憶するのに使用される。カラー・レジスタの各ビットはＤＲＡＭの８個の平面の１つに対応する。
ブロック書込み中、行アドレス１６８及び列アドレス１７０がそれぞれＶＲＡＭの入力アドレス線Ａ０〜Ａ８上に提供される。列アドレスは、アドレスされた行の隣接する４個のメモリ・レジスタのブロック１６４中の第１のメモリ・レジスタ・アドレスを示す。データはカラー・レジスタ１６６から平面マスク回路１７２及び列マスク回路１７４を介してＤＲＡＭ１４３に同時に書き込まれる。平面マスク回路１７２はマスク。レジスタ１７６と８個のイネーブル・ゲート１７８を有する。これらのイネーブル・ゲートはそれぞれ８つのメモリ平面１４５の１つに対応する。マスク・レジスタ１７６の８つのビットはロードすることができ、ビット値１は、そのイネーブル・ゲートが活動化されて対応するカラー・レジスタ・ビット１６６（１）〜（８）がＤＲＡＭに書き込まれることを示す。同様に、ビット値０は、対応するカラー・レジスタ・ビットがマスクされることを示す。マルチプレクサ１８０は、マスク・レジスタ１７６の代りに平面をマスクするのにＤＱが使用できるようにする。
列マスク回路１７４は列マスク・レジスタ１８２及び４個の対応するイネーブル・ゲート１８６を有する。これらのイネーブル・ゲートはそれぞれブロック１６４の４つのアドレスされるメモリ・セルの１つに対応する。各列マスク・レジスタ１８２の４つのビットはＤＱ入力を使ってロードすることができ、ビット値１は対応する列が使用中のカラー・レジスタに書き込まれることを示す。同様にビット値０は対応する列がマスクされることを示す。
フラッシュ・マスク書込み機能は、行全体が使用中のカラー・レジスタに書き込まれる点を除き、マスクされた書込み機能と同様である。平面マスク回路をフラッシュ書込みと一緒に使用して、どのメモリ平面が書き込まれるかを選択することができる。この機能は、メモリのある行全体への非常に高速の書込みを可能にする。しかし、個々の列をマスクできる能力は得られない。
多重ビット・ブロック書込み
第４図は、前述のＤＲＡＭ１４３と同様の２５６ｋ×８ビットＤＲＡＭ１８９における本発明のブロック書込み機能の一実施例を示す。多重ビット書込みレジスタ１８８は４×８ビット・レジスタを含む。したがって、この書込みレジスタは８個のサブレジスタ１９０（１）〜（８）を有し、それぞれがメモリ１８９の平面１９１（１）〜（８）に対応する。各サブレジスタ１９０は４つのビット又は列を有する。サブレジスタの各ビットは各平面内の選択されたメモリ・ブロック１９２の１ビットに対応する。即ち、各メモリ平面内の事前に選択された数のビットは、書込みレジスタ１８８中に関連するビットを有する。マスク・レジスタ１９４或いはＤＱ入力をマルチプレクサ１９５を介して使用して、サブレジスタ１９０を８個の列マスク回路１９８の１つに接続する４個のイネーブル・ゲート１９６をすべてディスエーブルすることにより、メモリの平面をマスクすることができる。
列マスク回路１９８は４ビット列マスク・レジスタ２００と４個の対応するイネーブル・ゲート２０２を有する。これらのイネーブル・ゲートはそれぞれブロック１９２中の４つのアドレスされるメモリ・セルの１つに対応する。各列マスク・レジスタ２００の４つのビットをロードすることができ、ビット値１は対応する列が使用中の書込みレジスタ１８８に書き込まれることを示す。同様に、ビット値０は対応する列がマスクされることを示す。
多重ビット書込みレジスタ１８８を使用して、データの大きなブロックをＤＲＡＭ１８９に書き込むことができる。書込みレジスタは、ビデオ・システムでカラーのブロックを作成するためにデータのブロックを書き込むのに使用されるカラー・レジスタとすることができる。前述のようにカラー・レジスタに追加の次元を加えることにより、ブロック中の各ビットを異なる状態に書き込むことが可能になる。所与のブロックのカスタム書込みのため、サブレジスタ１９０の各ビット或いは列を異なる論理状態でロードすることができる。これによって、個々の列を変更するための後続の書込み機能は不要になる。代替的には、サブレジスタの各列を同じ論理状態にロードすることにより、ブロックを同じ状態に書き込むこともできる。
集積回路メモリにおいてブロック書込み機能を実施する際に、これまで存在していた複雑さのために、この集積回路メモリ上でイネーブル・ゲート１９６，２０２が利用可能である。書込みレジスタ１８８用に追加の２８個のレジスタ（３×８ビット）を加えることにより、この実施例は、平面ごとに４ビットのブロック３２を同時に異なる状態に書き込むことができる。これは、あるメモリ・ブロックの各ビットを異なる状態に書き込むことができるので、速度が大幅に増大する。
先に指摘したように、書込みレジスタ１８８はブロック書込み機能を実行する前にロードしなければならない。ブロック書込み機能がカラー・レジスタ１５０からＤＲＡＭにデータを転送中であると想定すると、ロード・カラー・レジスタ機能を使ってカラー・レジスタにロードしなければならい。第５図は、当業者に周知であって、Ｍｉｃｒｏｎ Ｓｐｅｃｉａｌｉｔｙ ＤＲＡＭ Ｄａｔａ Ｂｏｏｋ １９９３に記載されている典型的なロード・カラー・レジスタ動作を示す。ロード・カラー・レジスタは、ＴＲ*／ＯＥ*、ＭＥ*／ＷＥ*、ＤＳＦ及びＣＡＳ*がすべて高の場合にＲＡＳ*サイクル２０４で開始される。カラーレジスタにロードするには、ＲＡＳ*サイクル２０４の後のＣＡＳ*サイクル２０６がＤＱ線上のデータをカラー・レジスタに転送する。このレジスタにロードするには、ＣＡＳ*の立下り端でＤＳＦが高でなければならない。
本発明の多重ビット・カラー・レジスタにロードする一つの方法は、レジスタにロードするため連続する回数だけＣＡＳ*をサイクルさせることである。各サイクルに、各サブレジスタ１９０の１ビットにデータが書き込まれる。第６図は、このカラー・レジスタにロードする方法のタイミング図を示す。行アクセス・ストローブ（ＲＡＳ*）が低になるとき（２０８）、ＣＡＳ*、ＴＲ*／ＣＥ*、ＭＥ*／ＷＥ*及びＤＳＦはすべて高で、ロード・カラー・レジスタ動作が実施されることを示す。次いでＣＡＳ*入力が４回サイクルされる（２１０）。ＣＡＳ*が低になるたびにカラー・サブレジスタの４つのビットの１つがロードされる。一実施例では各サブレジスタの最下位ビットＣＲ１に先ずロードされ、最上位ビットＣＲ４に対しては最後にロードされる。
ブロック書込み機能の実施中、列アドレスの最下位２ビット（Ａ０〜１）は無視される。即ち、列アドレス・ビットＡ２〜Ａ８は書き込まれる列のブロックを識別するために使用され、Ａ０とＡ１は無視される。したがって、ロード・カラー・レジスタ機能中にＡ０とＡ１を使って、表１に示すように各サブレジスタ１９０の４ビット（ＣＲ１〜４）のうちのどれがロードされているのかを示すことができる。したがってこれらのビットのうちのどれをどんな順序でロードすることもでき、最下位ビットから最上位ビットへのパターンに従う必要はない。さらに、そのビットが変更する必要のある唯一のビットである場合、１つのビットだけにロードすることができる。したがって、編集の大幅な軽減が達成される。
本発明の代替実施例を第８図に示す。書込みレジスタ１８８はさらに多重レジロスタを含んでいる。「Ｍｕｌｔｉｐｌｅ Ｒｅｇｉｓｔｅｒ Ｂｌｏｃｋ Ｗｒｉｔｅ Ｍｅｔｈｏｄ ａｎｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｖｉｄｅｏ ＤＲＡＭｓ」という名称の米国特許第５，２８２，１７７号は、ブロック書込み用の多重レジスタを記載している。この多重書込みレジスタは、単一の書込みレジスタではなく複数の書込みレジスタの１つからのブロック書込みを実施できるようにする。この複数の書込みレジスタにデータを事前ロードすることができる。次いでこの複数の書込みレジスタの１つを選択してメモリにブロック書込みすることができる。この実施例は、データの事前ロードを可能にするだけでなく、メモリの各ビットを多数の状態に書き込むことも可能にする。この多重書込みレジスタに対しては、前述のどの方法でロードすることもできる。
摘要
本発明は、メモリ・セルのブロック中の各メモリ・セルを、そのブロック中の他のメモリ・セルの状態と異なることのあり得るある状態に書き込むことを可能にする多重ビット書込みレジスタを提供する。書込みレジスタは、多重ポート又は単一ポート・メモリ・デバイス中のカラー・レジスタでよい。多重ビット・カラー・レジスタをロードするいくつかの方法が提供される。１つの方法は、所定のパターンで、或いは選択的にレジスタに対して一時に１列ずつロードするものである。別の方法は、レジスタの１平面に一時にロードするものである。
Claims (9)
- 複数のメモリ・セルを有する集積回路メモリであって、
前記集積回路メモリにおける各メモリ・セル平面（１９１）内の複数のメモリ・セルから成るアドレス可能ブロック（１９２）と、
複数のサブレジスタ（１９０）を有し、各サブレジスタが、前記集積回路メモリにおける前記各メモリ・セル平面内の前記複数のメモリ・セルに対応する複数のレジスタ・ビットを有して、各レジスタ・ビットが前記アドレス可能ブロックにおける前記複数のメモリ・セルの内の１つのみに書込み可能である書込みレジスタ（１８８）と、
を備える集積回路メモリ。 - 前記書込みレジスタと前記複数のメモリ・セルとの間に電気的に配置された少なくとも１個のマスク回路（１９８）を更に備える、請求項１に記載の集積回路メモリ。
- 前記書込みレジスタが、前記アドレス可能ブロックにおける前記複数のメモリ・セルを相互に異なる状態に書き込むために、前記複数のメモリ・セルに結合されたカラー・レジスタを具備する、請求項１に記載の集積回路メモリ。
- 複数のメモリ平面の状態に配列された複数のメモリ・セルを有する集積回路メモリであって、
各々が前記複数のメモリ平面（１９１）における異なる１つに配置されている、複数のメモリ・セルからそれぞれが成る複数のアドレス可能ブロック（１９２）と、
複数のマルチビット平面（１９０）の状態で配列された複数のレジスタ・ビットを有するカラー・レジスタ（１８８）であり、前記複数のマルチビット平面の各々が前記複数のメモリ平面における異なる１つのメモリ平面に対応し、前記複数のレジスタ・ビットの各々が前記複数のメモリ・セルの１つのみに接続されていることから成るカラー・レジスタ（１８８）と、
を備える集積回路メモリ。 - 前記カラー・レジスタと前記複数のメモリ・セルとの間に電気的に配置された少なくとも１つのマスク回路（１９４）を更に備える、請求項４に記載の集積回路メモリ。
- 複数のメモリ平面（１９１）の状態に配列された複数のランダム・アクセス・メモリ・セルを具備するランダム・アクセス・メモリ・アレイ（１１０）を有する多重ポート・メモリ・デバイスであって、
前記複数のランダム・アクセス・メモリ・セルからそれぞれが成る複数のアドレス可能ブロック（１９２）であり、各々が前記複数のメモリ平面における異なる１つに配置されていることから成る複数のアドレス可能ブロックと、
複数のマルチビット平面（１９０）の状態に配列された複数のレジスタ・ビットを有するカラー・レジスタ（１８８）であり、前記複数のマルチビット平面の各々が前記複数のメモリ平面における異なる１つの平面に対応し、前記複数のレジスタ・ビットの各々が前記複数のランダム・アクセス・メモリ・セルの１つのみに書込み可能であることから成るカラー・レジスタ（１８８）と、
前記カラー・レジスタと前記ランダム・アクセス・メモリとの間に電気的に配置された少なくとも１つのマスク回路（１９８）と、
を備える多重ポート・メモリ。 - 複数のランダム・アクセス・メモリ・セルを具備するランダム・アクセス・メモリ・アレイ（１１０）を有する多重ポート・メモリ・デバイスであって、
前記複数のランダム・アクセス・メモリ・セルからそれぞれが成る複数のアドレス可能ブロック（１９２）と、
複数のマルチビット・レジスタ（１９０）に配列された複数のレジスタ・ビットを有するカラー・レジスタ（１８８）であり、前記複数のマルチビット・レジスタの各々が前記複数のアドレス可能ブロックにおける異なる１つに対応し、前記複数のレジスタ・ビットの各々が前記複数のランダム・アクセス・メモリ・セルの１つのみに書込み可能であることから成るカラー・レジスタと、
前記カラー・レジスタと前記ランダム・アクセス・メモリ・アレイとの間に電気的に配置された少なくとも１つのマスク回路（１９４）と、
を備える多重ポート・メモリ・デバイス。 - 集積回路ランダム・アクセス・メモリ内の、複数の平面（１９０）を有すると共にそれら複数の平面の各々が複数のレジスタ・ビットを有する、書込みレジスタ（１８８）にロードする方法であって、
１つの列アクセス・サイクルで、前記複数の平面の内の第１の平面にロードするステップと、
連続的な複数の列アクセス・サイクルで、前記複数の平面の内の付加的な平面に個別的にロードするステップと、
の諸ステップを含む方法。 - 複数のメモリ平面（１９１）の状態に配列された複数のメモリ・セルを有する集積回路メモリであって、
複数のメモリ・セルからそれぞれが成る複数のアドレス可能ブロック（１９２）であり、各々が前記複数のメモリ平面における異なる１つに配置されている複数のアドレス可能ブロックと、
複数のマルチビット平面の状態に配列された複数のレジスタ・ビットをそれぞれが有する複数のカラー・レジスタ（１９０）であり、前記複数のマルチビット平面の各々が前記複数のメモリ平面における異なる１つの平面に対応し、前記複数のレジスタ・ビットの各々が前記複数のメモリ・セルの内の１つに接続されていることから成る複数のカラー・レジスタ（１９０）と、
を備える集積回路メモリ。
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