JPS58155597A - 半導体メモリの書き込み制御方式 - Google Patents

半導体メモリの書き込み制御方式

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Publication number
JPS58155597A
JPS58155597A JP57036425A JP3642582A JPS58155597A JP S58155597 A JPS58155597 A JP S58155597A JP 57036425 A JP57036425 A JP 57036425A JP 3642582 A JP3642582 A JP 3642582A JP S58155597 A JPS58155597 A JP S58155597A
Authority
JP
Japan
Prior art keywords
semiconductor memory
write
memory
word line
ras
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57036425A
Other languages
English (en)
Inventor
Masamichi Ishihara
政道 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57036425A priority Critical patent/JPS58155597A/ja
Publication of JPS58155597A publication Critical patent/JPS58155597A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ダイナ２ツク渥半導体メモリの書き込み制御
方式に関する。
従来のダイナミック塁半導体メモリにおいては初期設定
なするにも、データを書き込むのに４１ビツト毎に行な
っていたので、大容量メモリになれば初期設定を行なう
だけでも多くの時間がかか゛るような問題が起ってくる
。例えば１Ｍビットメモリにおいて、３００ｎＳのサイ
クルタイムで動作すせ１００パターンの試験のすべてに
初期設定を行なわせると、初期設定の時間だけで約２５
秒もかかりてしまう。
本発明の目的は初期設定をまとめて行なわせるととＫよ
り初期設定の時間を大記憶容量メモリにおいてもはとん
ど無視出来る時間で行なわせることができるダイナミッ
ク型半導体メモリの書き込み制御方式を提供することに
ある。
本発明は、半導体メモリにおける初期設定時間を短くす
るには同時Ｋまとめて書き込める機能を有すればよいこ
とに着目してなされた。そこで例エハアドレスマルチプ
レクスメモリの場合、ラスオンリ一時はワード線は開い
ていることを利用して、このときコモンｌ１０Ｋ外部デ
ータが入るような論理をラス（ＲＡＳ　、ＣＡＳ　）及
びライト（ＷＥ　）信号で形成するものである。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の要部−１！膣例の回路図が示さ
れている。また、第２図には、その動作を説明するタイ
ミング図が示されている。そして、第３図には、上記第
１図の回路で用いられるタイミングφ。の論理図、第４
図にはタイミングφ。
の論理図がそれぞれ示されている。
プリアンプはＲＡＳのロウレベルにより全アンプ動作す
る。従ってこのときＤｉｎバッファを任意のデータによ
り駆動すればよい。いまＣＡＳがＨｉｇｈのときカラム
デコーダはすべてハイレベル（オン）となっている。そ
こで第２図のタイミングにすれば第３図、第４図よりφ
。、φ、もハイレベルにすることができ１ワード線につ
ながる全メモリセルに外部情報を書くことが出来る。し
たがりて、初期設定時間の大幅な短縮化を実現すること
ができる。
【図面の簡単な説明】 第１図は、この発明の要部一実施例を示す回路図、第２
図は、その動作を説明するためのタイミング図、第３図
は、上記５３１図の回路で用いられるタイミングφ９の
論理図、第４図は上記第１図の回路で用いられるタイミ
ングチアの論理図である。

Claims (1)

  1. 【特許請求の範囲】 １、ダイナミック型半導体メモリにおいて同時大量書き
    込み機能を設けたことを特徴とする半導体メモリの書き
    込み制御方式。 ２ｏ　　上記半導体メモリはアドレスｉルチプレクスダ
    イナミックメモリであり、ラスオンリーのタイミング時
    にライトパルスを常時低レベルにすることにより、ｌワ
    ード線毎に同時に外部データを書き込める機能を設けた
    ことを特徴とする特許請求の範囲第１項記載の半導体メ
    モリの書き込み制御方式。
JP57036425A 1982-03-10 1982-03-10 半導体メモリの書き込み制御方式 Pending JPS58155597A (ja)

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JP57036425A JPS58155597A (ja) 1982-03-10 1982-03-10 半導体メモリの書き込み制御方式

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JPS58155597A true JPS58155597A (ja) 1983-09-16

Family

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JP57036425A Pending JPS58155597A (ja) 1982-03-10 1982-03-10 半導体メモリの書き込み制御方式

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958690A (ja) * 1982-09-28 1984-04-04 Fujitsu Ltd Ｉｃメモリ
JPS59117781A (ja) * 1982-12-24 1984-07-07 Hitachi Micro Comput Eng Ltd ダイナミツク型ｒａｍ
EP0149043A2 (en) * 1983-12-30 1985-07-24 International Business Machines Corporation Random access memory
JPS62273696A (ja) * 1986-05-21 1987-11-27 Hitachi Ltd 半導体メモリ
JPH0198193A (ja) * 1987-06-04 1989-04-17 Nec Corp メモリ集積回路

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