JPH0660640A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0660640A JPH0660640A JP4292908A JP29290892A JPH0660640A JP H0660640 A JPH0660640 A JP H0660640A JP 4292908 A JP4292908 A JP 4292908A JP 29290892 A JP29290892 A JP 29290892A JP H0660640 A JPH0660640 A JP H0660640A
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- data
- array
- strobe
- row address
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体メモリ装置に関するもので、
特にチップに複数個のロウアドレスストローブ（／ＲＡ
Ｓ）信号を印加することによって、データのアクセスが
高速に行なわれるようにするＤＲＡＭに関するものであ
る。 【構成】 本発明においては、複数個のピンに複数個の
ロウアドレスストローブ（／ＲＡＳ１，／ＲＡＳ２，
…，／ＲＡＳｉ）信号を各々連結し、前記各々のロウア
ドレスストローブ（／ＲＡＳ１，／ＲＡＳ２，…，／Ｒ
ＡＳｉ）信号をデータのアクセス動作時に各々順次にア
クティブ信号として印加することにより、一度のアクセ
スサイクルタイムの間に複数個のメモリセルアレイブロ
ックのデータを連続的にアクセスするＤＲＡＭを提供す
ることによって、アクセス速度が定められている条件下
においても多数のランダムデータを提供し、中央処理装
置（ＣＰＵ）の速度性能の発展傾向とに照らして見ると
き、データのアクセス速度があまりに遅延される問題を
解消し、且つシステムの性能または作業能力を大幅に向
上させる。
特にチップに複数個のロウアドレスストローブ（／ＲＡ
Ｓ）信号を印加することによって、データのアクセスが
高速に行なわれるようにするＤＲＡＭに関するものであ
る。 【構成】 本発明においては、複数個のピンに複数個の
ロウアドレスストローブ（／ＲＡＳ１，／ＲＡＳ２，
…，／ＲＡＳｉ）信号を各々連結し、前記各々のロウア
ドレスストローブ（／ＲＡＳ１，／ＲＡＳ２，…，／Ｒ
ＡＳｉ）信号をデータのアクセス動作時に各々順次にア
クティブ信号として印加することにより、一度のアクセ
スサイクルタイムの間に複数個のメモリセルアレイブロ
ックのデータを連続的にアクセスするＤＲＡＭを提供す
ることによって、アクセス速度が定められている条件下
においても多数のランダムデータを提供し、中央処理装
置（ＣＰＵ）の速度性能の発展傾向とに照らして見ると
き、データのアクセス速度があまりに遅延される問題を
解消し、且つシステムの性能または作業能力を大幅に向
上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特にロウアドレス信号（以下ＲＡＳ信号）を
利用してメモリセルアレイを駆動するダイナミックＲＡ
Ｍ（以下ＤＲＡＭ）に関するものである。更に詳しく
は、半導体メモリ装置内に複数の独立メモリアレイを用
意して、各アレイ固有の内部ＲＡＳ信号が順次生成され
る半導体メモリ装置の動作方式に関するものである。
るもので、特にロウアドレス信号（以下ＲＡＳ信号）を
利用してメモリセルアレイを駆動するダイナミックＲＡ
Ｍ（以下ＤＲＡＭ）に関するものである。更に詳しく
は、半導体メモリ装置内に複数の独立メモリアレイを用
意して、各アレイ固有の内部ＲＡＳ信号が順次生成され
る半導体メモリ装置の動作方式に関するものである。
【０００２】
【従来の技術】半導体メモリ装置（チップ）の超高集積
化の趨勢により、信号の高速アクセスを同時に実現しな
ければならないことは、既にこの分野でよく知られてい
る事実である。通常チップが高速動作を遂行するという
ことは、システムの中央処理装置（以下ＣＰＵ）が制御
してメモリアレイ内のセルデータをチップ外部に取り出
す速度が高速であることを意味する。
化の趨勢により、信号の高速アクセスを同時に実現しな
ければならないことは、既にこの分野でよく知られてい
る事実である。通常チップが高速動作を遂行するという
ことは、システムの中央処理装置（以下ＣＰＵ）が制御
してメモリアレイ内のセルデータをチップ外部に取り出
す速度が高速であることを意味する。
【０００３】一般に、ＤＲＡＭの場合には、システムか
ら発生するシステムクロックに同期してデータのアクセ
ス動作が行なわれており、システムクロックの速度が高
速化される程、これに対応するチップのデータアクセス
動作が高速で遂行されなければならないことは周知の事
である。現在、この分野によく知られているシステムク
ロックとしては６６ＭHz（これはシステムクロックのパ
ルス周期が約１５ｎｓであることを意味する）までが提
案されており、今後はもっと高速化される見込である。
ら発生するシステムクロックに同期してデータのアクセ
ス動作が行なわれており、システムクロックの速度が高
速化される程、これに対応するチップのデータアクセス
動作が高速で遂行されなければならないことは周知の事
である。現在、この分野によく知られているシステムク
ロックとしては６６ＭHz（これはシステムクロックのパ
ルス周期が約１５ｎｓであることを意味する）までが提
案されており、今後はもっと高速化される見込である。
【０００４】一方、チップのデータアクセス動作は、前
記システムクロックに相応する速度で行なう必要がある
が、現在の通常の半導体メモリ装置の構造下においては
限界があってＤＲＡＭのデータ読み書き（アクセス）動
作がシステムの処理速度に相応しないために、ＤＲＡＭ
を直接アクセスできないのが実状である。これと関連し
て現在知られているＤＲＡＭのチップの一構成例を図１
に図示した。前記図１のアレイ構成のメモリアレイは大
別すると４個に分かれ、各々のメモリアレイは更に多数
個のサブアレイからなる。また、前記のアレイ構成は集
積度により種々変形することができる。前記各々のサブ
アレイ内のデータはシステムの制御によってアクセスさ
れ、前記システムの制御はアレイの外郭部にあるピンを
通じて行なわれる。
記システムクロックに相応する速度で行なう必要がある
が、現在の通常の半導体メモリ装置の構造下においては
限界があってＤＲＡＭのデータ読み書き（アクセス）動
作がシステムの処理速度に相応しないために、ＤＲＡＭ
を直接アクセスできないのが実状である。これと関連し
て現在知られているＤＲＡＭのチップの一構成例を図１
に図示した。前記図１のアレイ構成のメモリアレイは大
別すると４個に分かれ、各々のメモリアレイは更に多数
個のサブアレイからなる。また、前記のアレイ構成は集
積度により種々変形することができる。前記各々のサブ
アレイ内のデータはシステムの制御によってアクセスさ
れ、前記システムの制御はアレイの外郭部にあるピンを
通じて行なわれる。
【０００５】図１の構成によるＤＲＡＭチップのピン接
続図は図２のような実施形態で実現できる。なお、図中
で反転信号は信号名上部に横線を描いて示し、明細書中
では信号の名に“／”を付加する。前記図２の反転ＲＡ
Ｓ信号（／ＲＡＳ）はロウアドレスストローブ（ＲＡ
Ｓ）の反転信号であり、／ＣＡＳ信号はコラムアドレス
ストローブ（ＣＡＳ）の反転信号であって、これらは各
々システムの制御を受ける（即ち、ＣＰＵの制御を受け
る）ＴＴＬレベルの信号として入力される。図２に示す
ピン接続図の構成では／ＲＡＳ信号が４番ピンにただ１
つだけ連結される。
続図は図２のような実施形態で実現できる。なお、図中
で反転信号は信号名上部に横線を描いて示し、明細書中
では信号の名に“／”を付加する。前記図２の反転ＲＡ
Ｓ信号（／ＲＡＳ）はロウアドレスストローブ（ＲＡ
Ｓ）の反転信号であり、／ＣＡＳ信号はコラムアドレス
ストローブ（ＣＡＳ）の反転信号であって、これらは各
々システムの制御を受ける（即ち、ＣＰＵの制御を受け
る）ＴＴＬレベルの信号として入力される。図２に示す
ピン接続図の構成では／ＲＡＳ信号が４番ピンにただ１
つだけ連結される。
【０００６】図３に従来のＤＲＡＭチップのデータアク
セス動作を示す機能的なブロックダイヤグラムを示し
た。図１のようなＤＲＡＭの構造においては、複数のロ
ウ (row)とカラム(column)とでアクセスすることができ
る多数個のメモリセルからなるサブアレイブロックがチ
ップの集積度に応じて多数個具備される。メモリアレイ
ブロック（１００）内にはサブアレイブロックが１個ま
たはそれ以上存在するが、４Ｍや１６ＭのＤＲＡＭ以上
の高集積半導体の場合においては、普通多数個が配列さ
れている。このサブアレイブロックは各々多数個のサブ
アレイを持っており、各々に対してセンスアンプとデー
タライン等を別々に具備し、データをチップ外部に出力
させるための出力用バッファ等も別々に具備している。
セス動作を示す機能的なブロックダイヤグラムを示し
た。図１のようなＤＲＡＭの構造においては、複数のロ
ウ (row)とカラム(column)とでアクセスすることができ
る多数個のメモリセルからなるサブアレイブロックがチ
ップの集積度に応じて多数個具備される。メモリアレイ
ブロック（１００）内にはサブアレイブロックが１個ま
たはそれ以上存在するが、４Ｍや１６ＭのＤＲＡＭ以上
の高集積半導体の場合においては、普通多数個が配列さ
れている。このサブアレイブロックは各々多数個のサブ
アレイを持っており、各々に対してセンスアンプとデー
タライン等を別々に具備し、データをチップ外部に出力
させるための出力用バッファ等も別々に具備している。
【０００７】図３のブロック構成による動作を、ＤＲＡ
Ｍの各種動作モードの中で例えばニブル(nibble)モード
の場合を例に上げて説明する。前記ニブルモードとは、
ＤＲＡＭの動作モードの中でページモードサイクルをも
っと高速に実行したいという要求から実現された動作サ
イクルであり、ページモードサイクルにおけるカラムア
ドレスを外部から入力しないで、ＤＲＡＭチップ内部で
アドレスを増加させる動作サイクルであることは、この
分野によく知られている事である。
Ｍの各種動作モードの中で例えばニブル(nibble)モード
の場合を例に上げて説明する。前記ニブルモードとは、
ＤＲＡＭの動作モードの中でページモードサイクルをも
っと高速に実行したいという要求から実現された動作サ
イクルであり、ページモードサイクルにおけるカラムア
ドレスを外部から入力しないで、ＤＲＡＭチップ内部で
アドレスを増加させる動作サイクルであることは、この
分野によく知られている事である。
【０００８】ニブルモード時の動作タイミング図を図４
に図示した。ニブルモードはカラムアドレスがストロー
ブ信号により確認されないということを除外するとのペ
ージモードと類似である。そして、カラムアドレスが確
認されない部分は高速に反復可能である。通常、１Ｍの
ＤＲＡＭの場合には、ニブルモードサイクルにより書込
み／読出しができるメモリセルは４ビットである。前記
図３のブロック構成上では、１つの／ＲＡＳ信号と１つ
の／ＣＡＳ信号、そして多数の（前記図３においてはＡ
０〜Ａ９として１０ビットの）アドレスが各々データの
読み書きを制御する。／ＲＡＳ信号が“ロウ”レベルに
移行してチップが動作状態（アクティブ）になると、入
力された前記／ＲＡＳ信号によって多数個のサブアレイ
ブロックが動作状態になる。そして、一連の動作によっ
てメモリセル内に貯蔵されていたデータがチップ外部に
出力される。
に図示した。ニブルモードはカラムアドレスがストロー
ブ信号により確認されないということを除外するとのペ
ージモードと類似である。そして、カラムアドレスが確
認されない部分は高速に反復可能である。通常、１Ｍの
ＤＲＡＭの場合には、ニブルモードサイクルにより書込
み／読出しができるメモリセルは４ビットである。前記
図３のブロック構成上では、１つの／ＲＡＳ信号と１つ
の／ＣＡＳ信号、そして多数の（前記図３においてはＡ
０〜Ａ９として１０ビットの）アドレスが各々データの
読み書きを制御する。／ＲＡＳ信号が“ロウ”レベルに
移行してチップが動作状態（アクティブ）になると、入
力された前記／ＲＡＳ信号によって多数個のサブアレイ
ブロックが動作状態になる。そして、一連の動作によっ
てメモリセル内に貯蔵されていたデータがチップ外部に
出力される。
【０００９】一方、新たなロウアドレスによって新たな
データを出力させるためには、それ以前に／ＲＡＳ信号
が（前記図４に図示されているように）“ハイ”レベル
となってデータ出力系統を初期化（リセット）しなけれ
ばならない。即ち、前記図４に図示のようなｔ１区間が
必要である。その後に、新たな“ロウ”レベルの／ＲＡ
Ｓ信号によって前記の過程が再び実行される。この動作
により、出力データとしては図４に示すように“ロウ”
レベルの／ＣＡＳ信号に従って４ビットが１ビットずつ
出力される。そして、／ＲＡＳ信号が“ハイ”レベルの
間（即ち、内部信号線などがプリチャージされる間）は
前記出力データがｔ１区間だけ非動作状態となり、前記
／ＲＡＳ信号が“ロウ”レベルになってから再び４ビッ
トを出力する。
データを出力させるためには、それ以前に／ＲＡＳ信号
が（前記図４に図示されているように）“ハイ”レベル
となってデータ出力系統を初期化（リセット）しなけれ
ばならない。即ち、前記図４に図示のようなｔ１区間が
必要である。その後に、新たな“ロウ”レベルの／ＲＡ
Ｓ信号によって前記の過程が再び実行される。この動作
により、出力データとしては図４に示すように“ロウ”
レベルの／ＣＡＳ信号に従って４ビットが１ビットずつ
出力される。そして、／ＲＡＳ信号が“ハイ”レベルの
間（即ち、内部信号線などがプリチャージされる間）は
前記出力データがｔ１区間だけ非動作状態となり、前記
／ＲＡＳ信号が“ロウ”レベルになってから再び４ビッ
トを出力する。
【００１０】
【発明が解決しようとする課題】ところで、システムの
駆動能力を向上させるための方法としては、ＤＲＡＭの
読み書き速度を増加させる方法と、所定の時間の間によ
り多いランダムデータを提供する方法とがある。しか
し、前者の場合には与えられた工程技術と設計技術とで
は限界があり、ＣＰＵの速度性能の発展に照らして見る
とき、ＤＲＡＭのデータ読み書き速度があまり遅く、そ
の差異が大きい。一方、前記図４のようなニブルモード
における／ＣＡＳ信号の繰返し周期（サイクルタイム）
を例えば１５ｎｓとし、／ＲＡＳ信号の繰返し周期を１
２０ｎｓ（このとき、前記／ＲＡＳ信号のプリチャージ
タイムは／ＣＡＳ信号の４周期を差引いた６０ｎｓにな
る）とすると、一度のアクセスサイクルタイムである１
２０ｎｓの中で６０ｎｓの間に４ビットのデータが出力
され、残りの６０ｎｓの間は（即ち、前記図４のｔ１区
間は）データを出力することができない。すなわち、プ
リチャージサイクルの間にデータを出力できないことに
よって、平均したデータの読み書き速度の増加には限界
がある。
駆動能力を向上させるための方法としては、ＤＲＡＭの
読み書き速度を増加させる方法と、所定の時間の間によ
り多いランダムデータを提供する方法とがある。しか
し、前者の場合には与えられた工程技術と設計技術とで
は限界があり、ＣＰＵの速度性能の発展に照らして見る
とき、ＤＲＡＭのデータ読み書き速度があまり遅く、そ
の差異が大きい。一方、前記図４のようなニブルモード
における／ＣＡＳ信号の繰返し周期（サイクルタイム）
を例えば１５ｎｓとし、／ＲＡＳ信号の繰返し周期を１
２０ｎｓ（このとき、前記／ＲＡＳ信号のプリチャージ
タイムは／ＣＡＳ信号の４周期を差引いた６０ｎｓにな
る）とすると、一度のアクセスサイクルタイムである１
２０ｎｓの中で６０ｎｓの間に４ビットのデータが出力
され、残りの６０ｎｓの間は（即ち、前記図４のｔ１区
間は）データを出力することができない。すなわち、プ
リチャージサイクルの間にデータを出力できないことに
よって、平均したデータの読み書き速度の増加には限界
がある。
【００１１】したがって、本発明の目的は、外部から供
給される高速のシステムクロックに適応可能なＤＲＡＭ
を提供することにある。本発明の他の目的は、一度のデ
ータアクセスサイクルの間に相異なるメモリセルアレイ
から出たデータを相互に連続的に出力することができる
ＤＲＡＭを提供することにある。
給される高速のシステムクロックに適応可能なＤＲＡＭ
を提供することにある。本発明の他の目的は、一度のデ
ータアクセスサイクルの間に相異なるメモリセルアレイ
から出たデータを相互に連続的に出力することができる
ＤＲＡＭを提供することにある。
【００１２】本発明のまた他の目的は、外部から供給さ
れる高速のシステムクロックに応答して一度のデータア
クセスサイクルの間に相異なるメモリセルアレイから出
たデータを相互に連続的に出力することができるＤＲＡ
Ｍを提供することにある。本発明のまた他の目的は、外
部から供給される高速のシステムクロックに応答して、
一度のデータアクセスサイクルの間に１つのメモリセル
アレイから出たデータと、前記１つのメモリセルアレイ
がアクティブ状態にあるときプリチャージ状態となり、
前記１つのメモリセルアレイがプリチャージ状態にある
とき、アクティブ状態となる他の１つのメモリセルアレ
イから出たデータとを相互に連続的に出力することがで
きるＤＲＡＭを提供することにある。
れる高速のシステムクロックに応答して一度のデータア
クセスサイクルの間に相異なるメモリセルアレイから出
たデータを相互に連続的に出力することができるＤＲＡ
Ｍを提供することにある。本発明のまた他の目的は、外
部から供給される高速のシステムクロックに応答して、
一度のデータアクセスサイクルの間に１つのメモリセル
アレイから出たデータと、前記１つのメモリセルアレイ
がアクティブ状態にあるときプリチャージ状態となり、
前記１つのメモリセルアレイがプリチャージ状態にある
とき、アクティブ状態となる他の１つのメモリセルアレ
イから出たデータとを相互に連続的に出力することがで
きるＤＲＡＭを提供することにある。
【００１３】
【課題を解決するための手段】前記本発明の目的を達成
するために、１個のチップ内に独立動作可能な複数のメ
モリアレイを用意し、それらは各アレイ固有の内部ＲＡ
Ｓ信号によって制御され、各ＲＡＳ信号は、システムク
ロックに応じてが順次活性化される方法を考えた。
するために、１個のチップ内に独立動作可能な複数のメ
モリアレイを用意し、それらは各アレイ固有の内部ＲＡ
Ｓ信号によって制御され、各ＲＡＳ信号は、システムク
ロックに応じてが順次活性化される方法を考えた。
【００１４】本発明は、各々行と列のマトリックス形態
に多数個のメモリセルを有する複数のメモリアレイ群
と、前記メモリアレイ群に対応する複数のストローブ信
号を各々入力するための複数のストローブ信号入力端子
と、外部からクロック信号を入力するためのクロック信
号入力端子と、前記複数のストローブ信号を順次にアク
ティブさせることによって、アクティブされたストロー
ブ信号のアクティブサイクルに対応するメモリアレイ群
から前記クロック信号に同期してデータを連続的に出力
する手段とを備えるＤＲＡＭであることを特徴とする。
に多数個のメモリセルを有する複数のメモリアレイ群
と、前記メモリアレイ群に対応する複数のストローブ信
号を各々入力するための複数のストローブ信号入力端子
と、外部からクロック信号を入力するためのクロック信
号入力端子と、前記複数のストローブ信号を順次にアク
ティブさせることによって、アクティブされたストロー
ブ信号のアクティブサイクルに対応するメモリアレイ群
から前記クロック信号に同期してデータを連続的に出力
する手段とを備えるＤＲＡＭであることを特徴とする。
【００１５】また、本発明は、各々行と列のマトリック
ス形態に多数個のメモリセルを有する複数のメモリアレ
イ群と、前記メモリアレイ群に対応する複数のストロー
ブ信号を各々入力するための複数のストローブ信号入力
端子と、外部からクロック信号を入力するためのクロッ
ク信号入力端子と、ストローブ信号を順次にアクティブ
させ、アクティブ状態にないストローブ信号に対応する
メモリアレイ群のビットラインをプリチャージする手段
とを具備し、前記クロック信号に同期して前記ストロー
ブ信号が相互に順次に第１レベルで印加されることによ
って、前記複数個のメモリアレイ群の各データを相互に
連続的に出力するサイクルを有することを特徴とする。
ス形態に多数個のメモリセルを有する複数のメモリアレ
イ群と、前記メモリアレイ群に対応する複数のストロー
ブ信号を各々入力するための複数のストローブ信号入力
端子と、外部からクロック信号を入力するためのクロッ
ク信号入力端子と、ストローブ信号を順次にアクティブ
させ、アクティブ状態にないストローブ信号に対応する
メモリアレイ群のビットラインをプリチャージする手段
とを具備し、前記クロック信号に同期して前記ストロー
ブ信号が相互に順次に第１レベルで印加されることによ
って、前記複数個のメモリアレイ群の各データを相互に
連続的に出力するサイクルを有することを特徴とする。
【００１６】ここで、前記第１レベルは所定の信号がア
クティベーションされるレベルであることを特徴とす
る。また、各々のメモリセルアレイから読出されたデー
タをシステムクロックに同期して高速に出力することを
特徴とする。また、前記第１ストローブ信号はロウアド
レスストローブ信号であることを特徴とする。
クティベーションされるレベルであることを特徴とす
る。また、各々のメモリセルアレイから読出されたデー
タをシステムクロックに同期して高速に出力することを
特徴とする。また、前記第１ストローブ信号はロウアド
レスストローブ信号であることを特徴とする。
【００１７】また、本発明は、複数のロウアドレススト
ローブを入力するストローブ入力手段と、該ロウアドレ
スストローブに対応してメモリアレイを複数に分割して
アクセスするアクセス手段と、前記ロウアドレスストロ
ーブを所定周期で順次に入力させることにより、前記分
割されたメモリアレイを交互にアクセスしてデータを連
続的に出力するアクセス制御手段とを備えることを特徴
とする。
ローブを入力するストローブ入力手段と、該ロウアドレ
スストローブに対応してメモリアレイを複数に分割して
アクセスするアクセス手段と、前記ロウアドレスストロ
ーブを所定周期で順次に入力させることにより、前記分
割されたメモリアレイを交互にアクセスしてデータを連
続的に出力するアクセス制御手段とを備えることを特徴
とする。
【００１８】
【実施例】以下、本発明の望ましい一実施例を添付の図
面を参照して詳細に説明する。本実施例のＤＲＡＭチッ
プのデータアクセス動作を示す機能的なブロック図を図
５に示した。図６は本実施例のＤＲＡＭチップのピン接
続図である。図７Ａ，図７Ｂ，図７Ｃ，図７Ｄは本実施
例のＤＲＡＭチップの各制御信号のブロックダイヤグラ
ムである。図８Ａ，図８Ｂは本実施例のサブアレイの配
置図である。図９は本実施例のデータ読出し経路を示す
回路図である。図１０は本実施例のデータアクセスタイ
ミング図である。
面を参照して詳細に説明する。本実施例のＤＲＡＭチッ
プのデータアクセス動作を示す機能的なブロック図を図
５に示した。図６は本実施例のＤＲＡＭチップのピン接
続図である。図７Ａ，図７Ｂ，図７Ｃ，図７Ｄは本実施
例のＤＲＡＭチップの各制御信号のブロックダイヤグラ
ムである。図８Ａ，図８Ｂは本実施例のサブアレイの配
置図である。図９は本実施例のデータ読出し経路を示す
回路図である。図１０は本実施例のデータアクセスタイ
ミング図である。
【００１９】本実施例のＤＲＡＭのデータアクセス動作
を示す機能的なブロックダイヤグラムである図５の構成
上の特徴を説明する。現在半導体メモリ装置（チップ）
の集積度がますます増加することにより、１つのチップ
に具備される端子ピンの数がますます多くなる趨勢であ
り、本実施例のＤＲＡＭは集積度が増加する程、実施側
面においてますます有利になる。そして、外部ロウアド
レスストローブ信号およびその入力端子としてのピンの
数は、１つのチップ内に具備されるメモリアレイ群を幾
つに分割配列するかによって定められる。
を示す機能的なブロックダイヤグラムである図５の構成
上の特徴を説明する。現在半導体メモリ装置（チップ）
の集積度がますます増加することにより、１つのチップ
に具備される端子ピンの数がますます多くなる趨勢であ
り、本実施例のＤＲＡＭは集積度が増加する程、実施側
面においてますます有利になる。そして、外部ロウアド
レスストローブ信号およびその入力端子としてのピンの
数は、１つのチップ内に具備されるメモリアレイ群を幾
つに分割配列するかによって定められる。
【００２０】従来技術との違いは、前記図５のコントロ
ール＆クロック部（４０）に複数の反転ロウアドレスス
トローブ信号（／ＲＡＳ１，／ＲＡＳ２，…，／ＲＡＳ
ｉ）が入力されることと、システムから供給されるシス
テムクロック（ＳＹＳＣ）が入力されることと、センス
アンプ＆入出力ゲート回路７０′がこれら複数のＲＡＳ
及びＳＹＳＣを使って後述の図７Ｃ，図７Ｄのように好
適にサブアレイを動作させるところであって、本実施例
の実現に必要な形態であり、この部分が前記図３のよう
な従来のブロック構成とは異なる。他の残りの構成部に
おいては、現在通常的に適用されるＤＲＡＭの構成を容
易に適用させることができる。
ール＆クロック部（４０）に複数の反転ロウアドレスス
トローブ信号（／ＲＡＳ１，／ＲＡＳ２，…，／ＲＡＳ
ｉ）が入力されることと、システムから供給されるシス
テムクロック（ＳＹＳＣ）が入力されることと、センス
アンプ＆入出力ゲート回路７０′がこれら複数のＲＡＳ
及びＳＹＳＣを使って後述の図７Ｃ，図７Ｄのように好
適にサブアレイを動作させるところであって、本実施例
の実現に必要な形態であり、この部分が前記図３のよう
な従来のブロック構成とは異なる。他の残りの構成部に
おいては、現在通常的に適用されるＤＲＡＭの構成を容
易に適用させることができる。
【００２１】前記のような形態を実現するためには前記
図６のようなピン接続形態をもつ。即ち、半導体メモリ
装置に具備されるピン数は半導体メモリ装置の高集積化
によりますます多くなる。これは、図５に示すアドレス
（Ａ０，…，Ａ９，…Ａｊ）のように入力されるアドレ
スの数がますます多くなることとも一致する。また、１
つのチップ内には／ＲＡＳ１，／ＲＡＳ２，…，／ＲＡ
Ｓｉ信号が入力されるピンが各々具備されなければなら
ないし、またシステムクロック（ＳＹＳＣ）が入力され
るピンが別に具備されなければならない。
図６のようなピン接続形態をもつ。即ち、半導体メモリ
装置に具備されるピン数は半導体メモリ装置の高集積化
によりますます多くなる。これは、図５に示すアドレス
（Ａ０，…，Ａ９，…Ａｊ）のように入力されるアドレ
スの数がますます多くなることとも一致する。また、１
つのチップ内には／ＲＡＳ１，／ＲＡＳ２，…，／ＲＡ
Ｓｉ信号が入力されるピンが各々具備されなければなら
ないし、またシステムクロック（ＳＹＳＣ）が入力され
るピンが別に具備されなければならない。
【００２２】前記図５および図６の構成を実現するため
には、図７Ａ，図７Ｂ，図７Ｃ，図７Ｄのような内部回
路が必要である。前記図５のコントロール＆クロック部
（４０）は図７Ａのような形態をとる。即ち、チップ外
部から供給される反転ロウアドレスストローブ信号（／
ＲＡＳ１，／ＲＡＳ２，…，／ＲＡＳｉ）は各々内部信
号としてのφＲＡＳ１，φＲＡＳ２，…，φＲＡＳｉと
して整形出力される。また、外部信号としてのシステム
クロック（ＳＹＳＣ）も内部信号としてのシステムクロ
ック（φＳＹＳＣ）として整形出力される。
には、図７Ａ，図７Ｂ，図７Ｃ，図７Ｄのような内部回
路が必要である。前記図５のコントロール＆クロック部
（４０）は図７Ａのような形態をとる。即ち、チップ外
部から供給される反転ロウアドレスストローブ信号（／
ＲＡＳ１，／ＲＡＳ２，…，／ＲＡＳｉ）は各々内部信
号としてのφＲＡＳ１，φＲＡＳ２，…，φＲＡＳｉと
して整形出力される。また、外部信号としてのシステム
クロック（ＳＹＳＣ）も内部信号としてのシステムクロ
ック（φＳＹＳＣ）として整形出力される。
【００２３】前記図５のアドレスバッファ（２０）は図
７Ｂのような形態となる。即ち、入力されるアドレス
（Ａ０，…，Ａ９，…，Ａｊ）は各々ロウアドレスバッ
ファ（２１）とカラムアドレスバッファ（２２）とに各
々入力される。前記ロウアドレスバッファ（２１）は、
前記反転ロウアドレスストローブ信号（／ＲＡＳ１，／
ＲＡＳ２，…，／ＲＡＳｉ）の中で１つでもアクティブ
であると（図中φＲＡＳはそれを意味している）、すぐ
にエネイブルされる構成であり、またその出力信号は所
定のサブアレイを選択するｋ本の信号（φＢＬＳ）とな
る。
７Ｂのような形態となる。即ち、入力されるアドレス
（Ａ０，…，Ａ９，…，Ａｊ）は各々ロウアドレスバッ
ファ（２１）とカラムアドレスバッファ（２２）とに各
々入力される。前記ロウアドレスバッファ（２１）は、
前記反転ロウアドレスストローブ信号（／ＲＡＳ１，／
ＲＡＳ２，…，／ＲＡＳｉ）の中で１つでもアクティブ
であると（図中φＲＡＳはそれを意味している）、すぐ
にエネイブルされる構成であり、またその出力信号は所
定のサブアレイを選択するｋ本の信号（φＢＬＳ）とな
る。
【００２４】そして、本実施例においては所定のサブア
レイを駆動するためにサブアレイ駆動クロックを発生す
る装置を必要とし、且つこれを駆動するための制御装置
が必要である。これに対する説明図が図７Ｃである。前
記図７Ｃはセンスアンプ＆Ｉ／Ｏラインエネイブルクロ
ック発生回路（９１）であって、前記図７Ａのコントロ
ール＆クロック部（４０）から出力される内部信号とし
てのロウアドレス信号φＲＡＳ１，φＲＡＳ２，…，φ
ＲＡＳｉを入力する。前記センスアンプ＆Ｉ／Ｏライン
エネイブルクロック発生回路（９１）の数は前記φＲＡ
Ｓｉ，φＲＡＳ２，…，φＲＡＳｉの数により決定さ
れ、これは、即ちサブアレイグループの数により決定さ
れることを意味する。前記センスアンプ＆Ｉ／Ｏライン
エネイブルクロック発生回路（９１）の各々の出力信号
であるφＣＳＩ１，φＣＳＩ２，…，φＣＳＩｉはサブ
アレイ選択クロック部に入力されて所定のサブアレイ選
択クロックを発生する。
レイを駆動するためにサブアレイ駆動クロックを発生す
る装置を必要とし、且つこれを駆動するための制御装置
が必要である。これに対する説明図が図７Ｃである。前
記図７Ｃはセンスアンプ＆Ｉ／Ｏラインエネイブルクロ
ック発生回路（９１）であって、前記図７Ａのコントロ
ール＆クロック部（４０）から出力される内部信号とし
てのロウアドレス信号φＲＡＳ１，φＲＡＳ２，…，φ
ＲＡＳｉを入力する。前記センスアンプ＆Ｉ／Ｏライン
エネイブルクロック発生回路（９１）の数は前記φＲＡ
Ｓｉ，φＲＡＳ２，…，φＲＡＳｉの数により決定さ
れ、これは、即ちサブアレイグループの数により決定さ
れることを意味する。前記センスアンプ＆Ｉ／Ｏライン
エネイブルクロック発生回路（９１）の各々の出力信号
であるφＣＳＩ１，φＣＳＩ２，…，φＣＳＩｉはサブ
アレイ選択クロック部に入力されて所定のサブアレイ選
択クロックを発生する。
【００２５】別の面より眺めると、図７Ｄのサブアレイ
選択クロック部（９２）は前記図７Ｂのロウアドレスバ
ッファ（２１）から出力されたｋ本のブロック選択信号
φＢＬＳと前記図７Ｃのセンスアンプ＆Ｉ／Ｏラインエ
ネイブルクロック発生回路（９１）から出力された信号
φＣＳＩ１，φＣＳＩ２，…，φＣＳＩｉとを受け入れ
て組合せ、所定のサブアレイ選択クロックφＳＣ（ｉ×
ｐ本；ｐはｋビットで表わされる数）を出力する。前記
サブアレイ選択クロック部（９２）の数も究極的にはサ
ブアレイグループの数により決定される。前記サブアレ
イ選択クロックであるφＳＣは所定の選択されたサブア
レイの各々に具備されたセンスアンプを駆動する信号と
なるが、これに関しては後述する。また、１つのサブア
レイ選択クロック部（９２）内には多数個のサブアレイ
選択クロック回路が具備されなければならないが、これ
らの個数は１つのサブアレイグループ内に存在するサブ
アレイの数（本例ではｋビットで表わされるｐ；図８Ａ
参照）により決定される。
選択クロック部（９２）は前記図７Ｂのロウアドレスバ
ッファ（２１）から出力されたｋ本のブロック選択信号
φＢＬＳと前記図７Ｃのセンスアンプ＆Ｉ／Ｏラインエ
ネイブルクロック発生回路（９１）から出力された信号
φＣＳＩ１，φＣＳＩ２，…，φＣＳＩｉとを受け入れ
て組合せ、所定のサブアレイ選択クロックφＳＣ（ｉ×
ｐ本；ｐはｋビットで表わされる数）を出力する。前記
サブアレイ選択クロック部（９２）の数も究極的にはサ
ブアレイグループの数により決定される。前記サブアレ
イ選択クロックであるφＳＣは所定の選択されたサブア
レイの各々に具備されたセンスアンプを駆動する信号と
なるが、これに関しては後述する。また、１つのサブア
レイ選択クロック部（９２）内には多数個のサブアレイ
選択クロック回路が具備されなければならないが、これ
らの個数は１つのサブアレイグループ内に存在するサブ
アレイの数（本例ではｋビットで表わされるｐ；図８Ａ
参照）により決定される。
【００２６】本実施例の前記図５と図６と図７Ａ，図７
Ｂ，図７Ｃ，図７Ｄの構成によるデータアクセス動作
は、例えばメモリアレイ内のサブアレイを２個のグルー
プに分割配列する場合は、下記のようである。反転ロウ
アドレスストローブ信号は２種類必要で／ＲＡＳ１及び
／ＲＡＳ信号入力専用ピンを２個具備しなければならな
い。メモリアレイブロックは、図８Ａに示すように２個
のサブアレイグループに分割配列されている。即ち、１
つのサブアレイグループには多数個のサブアレイが存在
する（本例ではｋビットで表わされるｐ個；もっとも１
つのサブアレイグループが１つのサブアレイだけからな
る場合もある）。本実施例においては２個の／ＲＡＳ信
号、即ち／ＲＡＳ１と／ＲＡＳ２が、各々２個のサブア
レイグループのアクティベーション、またはプリチャー
ジを制御する。そして、前記図８Ａの相互に隣接するサ
ブアレイの構成は図８Ｂの構成のようになっていて、各
々のサブアレイ内の各メモリセルのデータを読出す。
Ｂ，図７Ｃ，図７Ｄの構成によるデータアクセス動作
は、例えばメモリアレイ内のサブアレイを２個のグルー
プに分割配列する場合は、下記のようである。反転ロウ
アドレスストローブ信号は２種類必要で／ＲＡＳ１及び
／ＲＡＳ信号入力専用ピンを２個具備しなければならな
い。メモリアレイブロックは、図８Ａに示すように２個
のサブアレイグループに分割配列されている。即ち、１
つのサブアレイグループには多数個のサブアレイが存在
する（本例ではｋビットで表わされるｐ個；もっとも１
つのサブアレイグループが１つのサブアレイだけからな
る場合もある）。本実施例においては２個の／ＲＡＳ信
号、即ち／ＲＡＳ１と／ＲＡＳ２が、各々２個のサブア
レイグループのアクティベーション、またはプリチャー
ジを制御する。そして、前記図８Ａの相互に隣接するサ
ブアレイの構成は図８Ｂの構成のようになっていて、各
々のサブアレイ内の各メモリセルのデータを読出す。
【００２７】前記図８Ａの構成によるデータ読出し経路
を示す回路である図９と２個の／ＲＡＳ信号を印加する
時の動作タイミング図である図１０とを参照して、本実
施例の動作を詳細に説明する。まず、システムクロック
（ＳＹＳＣ）に同期して／ＲＡＳ１信号が“ロウ”レベ
ルのアクティブレベルとなると、前記図７Ｂ，図７Ｃ，
図７Ｄの経路を通じてサブアレイグループ１内の定めら
れたサブアレイがアクティブされて所定のデータを出力
する。このときには、前記図７Ｄから出力されるサブア
レイ選択クロックであるφＳＣが前記サブアレイグルー
プ１の各サブアレイ内に具備されるセンスアンプ（１０
１），（１０２）を起動させ、これによって前記選択さ
れたサブアレイ内のデータが各Ｉ／Ｏラインに連結され
る。そして、前記図７Ｃの経路を通じて出力されたφＣ
ＳＩ１信号によって起動されるＩ／Ｏ−Ｓ／Ａ（７
１），（７２），（７３），（７４）を通じて、各デー
タはシフトレジスタ部（１１０）（これはデータを順次
に出力させるためのもので、シフトレジスタのようなも
ので容易に実施することができる）に入力される。そし
て、前記シフトレジスタ部（１１０）に貯蔵されるデー
タはシステムクロック（φＳＹＳＣ）に同期して連続的
に出力される。
を示す回路である図９と２個の／ＲＡＳ信号を印加する
時の動作タイミング図である図１０とを参照して、本実
施例の動作を詳細に説明する。まず、システムクロック
（ＳＹＳＣ）に同期して／ＲＡＳ１信号が“ロウ”レベ
ルのアクティブレベルとなると、前記図７Ｂ，図７Ｃ，
図７Ｄの経路を通じてサブアレイグループ１内の定めら
れたサブアレイがアクティブされて所定のデータを出力
する。このときには、前記図７Ｄから出力されるサブア
レイ選択クロックであるφＳＣが前記サブアレイグルー
プ１の各サブアレイ内に具備されるセンスアンプ（１０
１），（１０２）を起動させ、これによって前記選択さ
れたサブアレイ内のデータが各Ｉ／Ｏラインに連結され
る。そして、前記図７Ｃの経路を通じて出力されたφＣ
ＳＩ１信号によって起動されるＩ／Ｏ−Ｓ／Ａ（７
１），（７２），（７３），（７４）を通じて、各デー
タはシフトレジスタ部（１１０）（これはデータを順次
に出力させるためのもので、シフトレジスタのようなも
ので容易に実施することができる）に入力される。そし
て、前記シフトレジスタ部（１１０）に貯蔵されるデー
タはシステムクロック（φＳＹＳＣ）に同期して連続的
に出力される。
【００２８】その後に、前記／ＲＡＳ１信号が“ハイ”
レベルとなると前記サブアレイグループ１の活性化され
た前記サブアレイがプリチャージ（またはリセット）さ
れる間、システムクロック（ＳＹＳＣ）に同期して／Ｒ
ＡＳ２信号が“ロウ”レベルのアクティブレベルとなる
と、前記図７Ｂ，図７Ｃ，図７Ｄの経路を通じてサブア
レイグループ２内の定められたサブアレイが活性化され
て所定のデータを出力する。このときには前記図７Ｄか
ら出力されるサブアレイ選択クロックφＳＣが前記サブ
アレイグループ２の各サブアレイ内に具備されるセンス
アンプを起動させ、これによって前記選択されたサブア
レイ内のデータが各Ｉ／Ｏラインに連結される。そし
て、前記図７Ｃの経路を通じて出力されたφＣＳＩ２信
号によって起動されるＩ／Ｏ−Ｓ／Ａ（７１′），（７
２′，（７３′），（７４′）を通じて各データはシフ
トレジスタ部（１１０）に入力される。そして、前記シ
フトレジスタ部（１１０）に貯蔵されるデータはシステ
ムクロック（φＳＹＳＣ）に同期して連続的に出力され
る。
レベルとなると前記サブアレイグループ１の活性化され
た前記サブアレイがプリチャージ（またはリセット）さ
れる間、システムクロック（ＳＹＳＣ）に同期して／Ｒ
ＡＳ２信号が“ロウ”レベルのアクティブレベルとなる
と、前記図７Ｂ，図７Ｃ，図７Ｄの経路を通じてサブア
レイグループ２内の定められたサブアレイが活性化され
て所定のデータを出力する。このときには前記図７Ｄか
ら出力されるサブアレイ選択クロックφＳＣが前記サブ
アレイグループ２の各サブアレイ内に具備されるセンス
アンプを起動させ、これによって前記選択されたサブア
レイ内のデータが各Ｉ／Ｏラインに連結される。そし
て、前記図７Ｃの経路を通じて出力されたφＣＳＩ２信
号によって起動されるＩ／Ｏ−Ｓ／Ａ（７１′），（７
２′，（７３′），（７４′）を通じて各データはシフ
トレジスタ部（１１０）に入力される。そして、前記シ
フトレジスタ部（１１０）に貯蔵されるデータはシステ
ムクロック（φＳＹＳＣ）に同期して連続的に出力され
る。
【００２９】このように、前記図１０に図示のように相
異するサブアレイグループのデータを（前記図４に示す
ｔ１区間のような遊び時間なしに）、一度のデータアク
セスサイクルの間に相互に連続的に出力する（このと
き、１ビットのデータ出力タイムはシステムクロックの
１パルス周期に相応する）。即ち、／ＲＡＳ１信号のサ
イクルタイムを１２０ｎｓ（このとき、前記／ＲＡＳ１
信号のプリチャージタイムは６０ｎｓになる）であると
すると、一度のアクセスサイクルタイムである１２０ｎ
ｓの中でデータアクセスタイムである６０ｎｓの間に４
ビットのデータが出力され、プリチャージタイムである
残りの６０ｎｓの間は／ＲＡＳ２信号が活性化されて４
ビットのデータを継続して出力する（／ＲＡＳ１信号と
／ＲＡＳ２信号が所定レベルのタイム間隔に交互にデー
タアクセスタイムをもつ）。
異するサブアレイグループのデータを（前記図４に示す
ｔ１区間のような遊び時間なしに）、一度のデータアク
セスサイクルの間に相互に連続的に出力する（このと
き、１ビットのデータ出力タイムはシステムクロックの
１パルス周期に相応する）。即ち、／ＲＡＳ１信号のサ
イクルタイムを１２０ｎｓ（このとき、前記／ＲＡＳ１
信号のプリチャージタイムは６０ｎｓになる）であると
すると、一度のアクセスサイクルタイムである１２０ｎ
ｓの中でデータアクセスタイムである６０ｎｓの間に４
ビットのデータが出力され、プリチャージタイムである
残りの６０ｎｓの間は／ＲＡＳ２信号が活性化されて４
ビットのデータを継続して出力する（／ＲＡＳ１信号と
／ＲＡＳ２信号が所定レベルのタイム間隔に交互にデー
タアクセスタイムをもつ）。
【００３０】それで、前記図３のような従来の方式と対
照させて見るとき、一定レベルの単位時間の間にデータ
アクセス比率が２倍に増加する。このようなデータアク
セス動作は前記システムクロック（ＳＹＳＣ）がパルス
信号として印加される間に継続して行なわれる。尚、前
記図１０のタイミング図上においては／ＲＡＳ２信号が
前記／ＲＡＳ１信号のライジング始点からフォーリング
するように図示されているが、これは前記システムクロ
ック（ＳＹＳＣ）が継続して印加されているので、前記
／ＲＡＳ１信号のライジング始点より所定レベル程遅延
されてフォーリングしても障害を生じることはない。
照させて見るとき、一定レベルの単位時間の間にデータ
アクセス比率が２倍に増加する。このようなデータアク
セス動作は前記システムクロック（ＳＹＳＣ）がパルス
信号として印加される間に継続して行なわれる。尚、前
記図１０のタイミング図上においては／ＲＡＳ２信号が
前記／ＲＡＳ１信号のライジング始点からフォーリング
するように図示されているが、これは前記システムクロ
ック（ＳＹＳＣ）が継続して印加されているので、前記
／ＲＡＳ１信号のライジング始点より所定レベル程遅延
されてフォーリングしても障害を生じることはない。
【００３１】前記図５と図６と図７Ａ，図７Ｂ，図７
Ｃ，図７Ｄは本発明の思想に立脚して実現した最適な実
施例であって、前記図８Ａ，図８Ｂのようなアレイ構成
は既存のメモリチップで一番容易に実現することができ
る。また、サブアレイ内のデータをアクセスするために
センスアンプやデータライン等を相互に隣接するサブア
レイが共有する場合とか、またそうでない場合にも本実
施例はこれらすべてに容易に適用することができる。ま
た、本実施例の１つのサブアレイ内におけるデータアク
セス過程は、既存のＤＲＡＭのデータアクセス過程と同
様である。
Ｃ，図７Ｄは本発明の思想に立脚して実現した最適な実
施例であって、前記図８Ａ，図８Ｂのようなアレイ構成
は既存のメモリチップで一番容易に実現することができ
る。また、サブアレイ内のデータをアクセスするために
センスアンプやデータライン等を相互に隣接するサブア
レイが共有する場合とか、またそうでない場合にも本実
施例はこれらすべてに容易に適用することができる。ま
た、本実施例の１つのサブアレイ内におけるデータアク
セス過程は、既存のＤＲＡＭのデータアクセス過程と同
様である。
【００３２】
【発明の効果】上述のように、本発明は／ＲＡＳ信号を
複数個印加して、アクセス速度が定められている条件下
においても多数のランダムデータをアクセスすることに
よって、中央処理装置（ＣＰＵ）の速度性能の発展傾向
に照らして見るとき、メモリのデータのアクセス速度が
遅いという問題を解消し、且つシステムの性能または作
業能力を大幅に向上させる効果がある。
複数個印加して、アクセス速度が定められている条件下
においても多数のランダムデータをアクセスすることに
よって、中央処理装置（ＣＰＵ）の速度性能の発展傾向
に照らして見るとき、メモリのデータのアクセス速度が
遅いという問題を解消し、且つシステムの性能または作
業能力を大幅に向上させる効果がある。
【図１】ＤＲＡＭのチップの一構成例を示す図である。
【図２】従来のＤＲＡＭのピン接続を示す図である。
【図３】従来のデータアクセス動作を示す機能的なブロ
ック図である。
ック図である。
【図４】図３によるデータアクセスのタイミングを示す
図である。
図である。
【図５】本実施例のデータアクセス動作を示す機能的な
ブロックを示す図である。
ブロックを示す図である。
【図６】本実施例のＤＲＡＭのピン接続の一例を示す図
である。
である。
【図７Ａ】本実施例の制御信号の機能を説明するブロッ
クの一例を示す図である。
クの一例を示す図である。
【図７Ｂ】本実施例の制御信号の機能を説明するブロッ
クの一例を示す図である。
クの一例を示す図である。
【図７Ｃ】本実施例の制御信号の機能を説明するブロッ
クの一例を示す図である。
クの一例を示す図である。
【図７Ｄ】本実施例の制御信号の機能を説明するブロッ
クの一例を示す図である。
クの一例を示す図である。
【図８Ａ】本実施例のサブアレイの配置の一例を示す図
である。
である。
【図８Ｂ】本実施例のサブアレイの配置の一例を示す図
である。
である。
【図９】本実施例のデータ読出し経路を示す回路の一例
を示す図である。
を示す図である。
【図１０】本実施例のデータアクセスのタイミングの一
例を示す図である。
例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 趙秀仁 大韓民国ソウル特別市端草区瑞草洞漢陽ア パート６棟513号
Claims (6)
- 【請求項１】 各々行と列のマトリックス形態に多数個
のメモリセルを有する複数のメモリアレイ群と、 前記メモリアレイ群に対応する複数のストローブ信号を
各々入力するための複数のストローブ信号入力端子と、 外部からクロック信号を入力するためのクロック信号入
力端子と、 前記複数のストローブ信号を順次にアクティブさせるこ
とによって、アクティブされたストローブ信号のアクテ
ィブサイクルに対応するメモリアレイ群から前記クロッ
ク信号に同期してデータを連続的に出力する手段とを備
えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記複数のストローブ信号はロウアドレ
スストローブ信号であって、ロウアドレスストローブ信
号中ノ任意の１つのロウアドレスストローブ信号がプリ
チャージ信号に印加される場合に、他のロウアドレスス
トローブ信号によりデータのアクセス動作が行なわれる
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 各々行と列のマトリックス形態に多数個
のメモリセルを有する複数のメモリアレイ群と、 前記メモリアレイ群に対応する複数のストローブ信号を
各々入力するための複数のストローブ信号入力端子と、 外部からクロック信号を入力するためのクロック信号入
力端子と、 ストローブ信号を順次にアクティブさせ、アクティブ状
態にないストローブ信号に対応するメモリアレイ群のビ
ットラインをプリチャージする手段とを具備し、 前記クロック信号に同期して前記ストローブ信号が相互
に順次に第１レベルで印加されることによって、前記複
数個のメモリアレイ群の各データを相互に連続的に出力
するサイクルを有することを特徴とする半導体メモリ装
置。 - 【請求項４】 前記第１レベルは所定の信号がアクティ
ベーションされるレベルであることを特徴とする請求項
３記載の半導体メモリ装置。 - 【請求項５】 前記ストローブ信号はロウアドレススト
ローブ信号であることを特徴とする請求項３記載の半導
体メモリ装置。 - 【請求項６】 複数のロウアドレスストローブを入力す
るストローブ入力手段と、 該ロウアドレスストローブに対応してメモリアレイを複
数に分割してアクセスするアクセス手段と、 前記ロウアドレスストローブを所定周期で順次に入力さ
せることにより、前記分割されたメモリアレイを交互に
アクセスしてデータを連続的に出力するアクセス制御手
段とを備えることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1461/1992 | 1992-01-31 | ||
| KR1019920001461A KR950000504B1 (ko) | 1992-01-31 | 1992-01-31 | 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660640A true JPH0660640A (ja) | 1994-03-04 |
| JP2607814B2 JP2607814B2 (ja) | 1997-05-07 |
Family
ID=19328529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292908A Expired - Fee Related JP2607814B2 (ja) | 1992-01-31 | 1992-10-30 | 半導体メモリ装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5343438A (ja) |
| EP (1) | EP0553547B1 (ja) |
| JP (1) | JP2607814B2 (ja) |
| KR (1) | KR950000504B1 (ja) |
| CN (1) | CN1078378C (ja) |
| DE (1) | DE69229104T2 (ja) |
| TW (1) | TW311725U (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869409A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 半導体メモリのデータ読み出し方法 |
| JPH08339683A (ja) * | 1995-05-02 | 1996-12-24 | Hyundai Electron Ind Co Ltd | 同期式記憶装置の信号伝達回路 |
| US5818793A (en) * | 1992-03-19 | 1998-10-06 | Kabushiki Kaisha Toshiba | Clock-synchronous semiconductor memory device |
| US6295074B1 (en) | 1996-03-21 | 2001-09-25 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
| US6310821B1 (en) | 1998-07-10 | 2001-10-30 | Kabushiki Kaisha Toshiba | Clock-synchronous semiconductor memory device and access method thereof |
| US6504548B2 (en) | 1998-09-18 | 2003-01-07 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US7187572B2 (en) | 2002-06-28 | 2007-03-06 | Rambus Inc. | Early read after write operation memory device, system and method |
| JP2547633B2 (ja) * | 1989-05-09 | 1996-10-23 | 三菱電機株式会社 | 半導体記憶装置 |
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