KR100755064B1 - 내부 어드레스 생성 회로 - Google Patents

내부 어드레스 생성 회로 Download PDF

Info

Publication number
KR100755064B1
KR100755064B1 KR1020050122767A KR20050122767A KR100755064B1 KR 100755064 B1 KR100755064 B1 KR 100755064B1 KR 1020050122767 A KR1020050122767 A KR 1020050122767A KR 20050122767 A KR20050122767 A KR 20050122767A KR 100755064 B1 KR100755064 B1 KR 100755064B1
Authority
KR
South Korea
Prior art keywords
address
signal
strobe
strobe signal
internal
Prior art date
Application number
KR1020050122767A
Other languages
English (en)
Other versions
KR20070062866A (ko
Inventor
박기천
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050122767A priority Critical patent/KR100755064B1/ko
Publication of KR20070062866A publication Critical patent/KR20070062866A/ko
Application granted granted Critical
Publication of KR100755064B1 publication Critical patent/KR100755064B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns

Abstract

본 발명은 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙(strobing)하기 위한 다수의 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다.
내부 어드레스 생성회로, 스트로브 신호

Description

내부 어드레스 생성 회로{Circuit for generating internal address}
도 1은 종래 기술에 따른 내부 어드레스 생성 회로를 도시한 것이다.
도 2는 도 1의 내부 어드레스 생성 회로의 래치부를 도시한 것이다.
도 3은 종래 기술에 따른 내부 어드레스 생성 회로의 내부동작을 보여주는 타이밍 도이다.
도 4는 본 발명의 일 실시예에 따른 내부 어드레스 생성 회로를 도시한 것이다.
도 5는 도 4의 내부 어드레스 생성 회로의 래치부를 도시한 것이다.
도 6은 본 발명의 일실시예에 따른 커맨드디코더 내부의 스트로브 신호 생성 회로를 도시한 것이다.
도 7은 본 발명의 제 1 실시예에 따른 내부 어드레스 생성 회로의 내부동작을 보여주는 타이밍 도이다.
도 8은 본 발명의 제 2 실시예에 따른 내부 어드레스 생성 회로의 내부동작을 보여주는 타이밍 도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 어드레스 버퍼부 2 : 클럭생성부
3 : 커맨드디코더 4 : 어드레스 래치부
44: 제 1 래치부 46: 제 2 래치부
47: 로우 어드레스 래치 48: 컬럼 어드레스 래치
49: 오토프리차지 래치 5 : 내부 어드레스 생성부
50: 로우 어드레스 생성부 52: 컬럼 어드레스 생성부
54: 오토프리차지 어드레스 생성부
본 발명은 내부 어드레스 생성회로에 관한 것으로, 더욱 구체적으로는 내부 어드레스 생성회로는 외부 어드레스의 스트로빙을 위한 스트로브 신호를 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 생성함으로써, 어드레스 신호와 스트로브 신호 간의 마진을 확보하여 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호 간의 타이밍이 맞지 않아 발생하는 오류를 방지할 수 있도록 한 내부 어드레스 생성회로에 관한 것이다.
일반적으로 디램(DRAM)의 엑티브(active) 동작, 리드(read)/라이트(write) 동작 및 오토리프레쉬(auto-refresh) 동작 중 외부 어드레스 신호로부터 내부 어드 레스 신호를 생성하고, 생성된 내부 어드레스 신호를 뱅크(bank)로 전달하는 과정에서 다양한 스트로브 신호(strobe signal)가 사용되고 있다. 그런데, 디램(DRAM)의 동작이 점차 고주파수 영역에서 이루어짐에 따라 어드레스 신호와 스트로브 신호간의 마진(margin) 확보가 중요한 문제로 대두되고 있다.
도 1은 종래 기술에 따른 내부 어드레스 생성 회로를 도시한 것이고, 도 2는 종래 기술에 따른 내부 어드레스 생성 회로의 래치부를 도시한 것이다.
도시한 바와 같이, 종래 기술에 따른 내부 어드레스 생성 회로는 어드레스 버퍼부(ADD Buffer, 1)에서 버퍼링되어 형성된 외부 어드레스 신호(AT)를 클럭생성부(CLKGEN, 2)로부터 입력된 내부클럭(INT CLK)에 동기시켜 래치하여, 제 1 어드레스 신호(Latched AT)를 생성하는 제 1 래치부(ADD Latch0, 40)와; 외부커맨드(CASB, RASB, WEB, CSB)를 입력받아, 제 1 어드레스 신호(Latched AT)를 외부커맨드에 대응하여 구분된 어드레스(예를 들어, CA0, RA1 등으로 구분된다. 여기서 CA는 Column Address, RA는 Row Address 이고, 0 및 1 은 멀티뱅크(multi bank)에서 뱅크의 식별 번호이다.) 별로 분리하여 스트로빙하기 위한 다수의 제 1 스트로브 (Address strobe)신호를 생성하는 커맨드 디코더(COMDEC, 3) 및; 제 1 스트로브 (Address strobe)신호를 입력받아 스트로빙시켜 제 2 어드레스 신호(INT ADD)를 생성하여 출력하는 제 2 래치부(ADD Latch1, 42)를 포함한다.
또한, 종래 기술에 따른 내부 어드레스 생성 회로는 제 2 어드레스 신호(INT ADD)와 뱅크선택 신호(Bank select)를 입력받고, 또한 커맨드디코더(COMDCE, 3)에 서 제 2 어드레스 신호(INT ADD)를 정렬하기 위해 생성한 로우 스트로브(Row strobe) 신호 및 컬럼 스로트브(Column strobe) 신호를 입력받아, 제 2 어드레스 신호(INT ADD)에 뱅크선택 신호(Bank select)의 뱅크정보를 포함시키고, 뱅크정보가 포함된 2 어드레스 신호(INT ADD)를 로우 스트로브(Row strobe) 신호와 컬럼 스로트브(Column strobe) 신호에 스트로빙 시켜 내부어드레스(RADD, CADD, APADD)를 생성하여 출력하는 내부어드레스 생성부(5)를 포함한다.
그런데, 이와 같은 구성을 갖는 내부 어드레스 생성 회로가 적용된 DDR1 SDRAM의 BL4(Burst Length 4) 동작에 있어, 도 3에 도시한 바와 같이 0번 뱅크(Bank 0) '리드(READ)' 커맨드와 1번 뱅크(Bank 1) '엑트(ACT)' 커맨드 및 0번 뱅크(Bank 0) '리드(read)' 커맨드가 순차적으로 입력되는 경우 제 2 어드레스 신호(INT ADD)가 1tCK 단위로 생성됨으로 인하여, 고주파수 동작 영역에서 제 2 어드레스 신호(INT ADD)와 이를 스트로빙하기 위한 컬럼 스트로브 (Column strobe_d)신호와 로우 스트로브(Row strobe_d) 신호 간에 충분한 마진을 확보할 수 없는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 어드레스의 스트로빙을 위한 스트로브 신호를 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 생성함으로써, 어드레스 신호와 스트로브 신호 간의 마진을 확보하여 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호 간의 타 이밍이 맞지 않아 발생하는 오류를 방지할 수 있도록 한 내부 어드레스 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙(strobing)하기 위한 다수의 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다.
본 발명에서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 것이 바람직하다.
또한, 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하 기 위한 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호 및 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜, 제 2 로우 어드레스 신호와 제 2 컬럼 어드레스 신호 및 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다.
본 발명에서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 커맨드디코더는 엑티브 동작시 로우 어드레스 신호의 스트로빙을 위한 로우 스트로브신호와 초기화 동작에 사용되는 어드레스의 스트로빙을 위한 모드레지스터 스트로브 신호(MRS strobe)를 논리합 연산하여 상기 로우 어드레스 스트로브 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 커맨드디코더는 리드 및 라이트 동작시 컬럼 어드레스 신호의 스트로빙을 위한 컬럼 스트로브 신호를 소정 구간 지연시켜 상기 컬럼 어드레스 스트로브 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 커맨드디코더는 오토프리차지 동작시 프리차지 어드레스 신호의 스트로빙을 위한 프리차지 스트로브 신호를 소정 구간 지연시켜 상기 오토프리차지 어드레스 스트로브 신호를 생성하는 것이 바람직하다.
또한, 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및; 외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하기 위한, 제 1 로우 어드레스 스트로브 신호와 제 2 로우 어드레스 스트로브 신호, 제 1 컬럼 어드레스 스트로브 신호와 제 2 컬럼 어드레스 스트로브 신호, 제 1 오토프리차지 어드레스 스트로브 신호와 제 2 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및; 상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 각각 상기 제 1 스트로브 신호에 동기시켜, 제 1 로우 어드레스 신호와 제 2 로우 어드레스 신호, 제 1 컬럼 어드레스 신호와 제 2 컬럼 어드레스 신호, 제 1 오토프리차지 어드레스 신호와 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로를 제공한다.
본 발명에서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크선택 신호의 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호 를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명의 제 1 실시예에 따른 내부 어드레스 생성 회로를 도시한 것이고, 도 5는 도 4의 내부 어드레스 생성 회로의 래치부를 도시한 것이며, 도 6은 본 발명의 제 1 실시예에 따른 커맨드디코더 내부의 스트로브 신호 생성 회로를 도시한 것이다.
도 4에 도시한 바와 같이, 본 실시예에 따른 내부 어드레스 생성 회로는 어드레스 버퍼부(1), 커맨드디코더(3), 어드레스 래치부(4) 및 내부 어드레스 생성부(5)를 포함한다. 또한, 도 5에 도시한 바와 같이, 상기 어드레스 래치부(4)는 제 1 래치부(42)와 제 2 래치부(44)를 포함한다.
상기 어드레스 버퍼부(1)는 외부 어드레스를 버퍼링하여 버퍼링된 외부 어드레스 신호(AT)를 생성한다. 그리고, 어드레스 래치부(4)의 제 1 래치부(42)는 버퍼링된 외부 어드레스 신호(AT)를 클럭생성부(2, CLKGEN)에서 생성된 내부클럭(INT CLK) 신호에 동기시켜 래치하여 제 1 어드레스 신호(Latched AT)를 생성한다. 또한, 어드레스 래치부(4)의 제 2 래치부(44)는 제 1 어드레스 신호(Latched AT)를 스트로브 신호에 동기시켜 출력하여, 유효한 제 1 어드레스 신호(Latched AT)가 입력되는 경우에만 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)를 출력하고, 유효하지 않은 어드레스가 입력되는 경우에는 이전 구간에 생성된 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)를 래치시켜 출력한다. 상기 제 2 래치부(44)는 제 1 어드레스 신호(Latched AT)를 로우 어드레스 스트로브(Row add strobe) 신호에 동기시켜 제 2 로우 어드레스(Row ADD) 신호를 생성하는 로우 어드레스 래치(47)와, 제 1 어드레스 신호(Latched AT)를 컬럼 어드레스 스트로브(Column add strobe) 신호에 동기시켜 제 2 컬럼 어드레스(Column ADD) 신호를 생성하는 컬럼 어드레스 래치(48) 및, 제 1 어드레스 신호(Latched AT)를 오토프리차지 어드레스 스트로브(APCG add strobe) 신호에 동기시켜 제 2 오토프리차지 어드레스(APCG ADD) 신호를 생성하는 오토프리차지 어드레스 래치(48)를 포함하여 구성된다.
여기서, 제 1 어드레스 신호(Latched AT)를 스트로빙하는 스트로브 신호는 커맨드디코더(3)에서 생성되며, 외부커맨드(CASB, RASB, WEB, CSB)에 대응하여 구분된 어드레스별로 분리 생성된다. 이를 구체적으로 살펴보면, 우선, 커맨드디코더(3)는 입력된 외부커맨드(CASB, RASB, WEB, CSB)의 인에이블 여부에 따라, 제 1 어드레스 신호(Latched AT)를 상기 외부커맨드에 대응하는 동작(엑티브(active), 리드(Read), 라이트(Write), 오토프리차지(Auto-precharge))별로 구분한다. 다음으 로, 커맨드디코더(3)는 앞서 구분된 외부커맨드(CASB, RASB, WEB, CSB)에 대응하여 구분된 어드레스 별로 구분하여 스트로빙하기 위한 스트로브 신호를 생성하는데, 상기 스트로브 신호에는 제 1 어드레스 신호(Latched AT)의 엑티브(active) 동작에 대응하는 어드레스를 스트로빙하기 위한 로우 어드레스 스트로브(Row add strobe) 신호와 제 1 어드레스 신호(Latched AT)의 리드/라이트 동작에 대응하는 어드레스를 스트로빙하기 위한 컬럼 어드레스 스트로브(Column add strobe) 신호 및 제 1 어드레스 신호(Latched AT)의 오토프리차지 동작에 대응하는 어드레스를 스트로빙하기 위한 오토프리차지 어드레스 스트로브(APCG add strobe) 신호가 있다.
여기서, 도 6을 참고하여, 커맨드디코더(3)에서 로우 어드레스 스트로브(Row add strobe) 신호와 컬럼 어드레스 스트로브(Column add strobe) 신호 및 오토프리차지 어드레스 스트로브(APCG add strobe) 신호의 생성과정을 구체적으로 살펴보면 다음과 같다. 우선, 커맨드디코더(3)는 내부 어드레스(RADD, CADD, APADD)의 생성을 위해 상기 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)의 스트로빙에 사용되는 스트로브 신호인 로우 스트로브(Row strobe) 신호와 컬럼 스트로브(Column strobe) 신호 및 프리차지 스트로브(PCG strobe) 신호를 생성함과, 아울러 초기화 동작에 사용되는 어드레스의 스트로빙을 위한 모드레지스터 스트로브 신호(MRS strobe)를 생성한다. 다음으로 상기 로우 스트로브(Row strobe) 신호와 상기 모드레지스터 스트로브 신호(MRS strobe)를 노어게이트(NR1)와 인버터(IV1)에 의한 논리합 연산을 통해 로우 어드레스 스트로브(Row add strobe) 신호를 생성하는데, 이는 로우 어드레스 스트로브(Row add strobe) 신호가 로우 스트로브(Row strobe) 신호와 상기 모드레지스터 스트로브 신호(MRS strobe) 중 어느 하나가 인에이블 될 때 인에이블 상태가 되도록 하기 위함이다. 또한, 상기 컬럼 스트로브(Column strobe) 신호 및 프리차지 스트로브(PCG strobe) 신호를 인버터(IV2 내지 IV 5)를 통해 소정 구간 지연시켜 컬럼 어드레스 스트로브(Column add strobe) 신호와 오토프리차지 어드레스 스트로브(APCG add strobe) 신호를 생성하는데, 여기서, 상기 인버터(IV2 내지 IV 5)에 의한 지연구간은 제 1 어드레스 신호(Latched AT)와 생성되는 컬럼 어드레스 스트로브(Column add strobe) 신호와 오토프리차지 어드레스 스트로브(APCG add strobe) 신호 간의 충분한 마진이 확보될 수 있도록 조정된다.
그리고, 내부 어드레스 생성부(5)는 앞서, 커맨드 디코더(3)에서 생성된 로우 스트로브(Row strobe) 신호와 컬럼 스트로브(Column strobe) 신호를 소정 구간 지연시켜 지연 로우 스트로브(Row strobe_d) 신호와 지연 컬럼 스트로브(Column strobe_d) 신호를 생성한다. 또한, 내부 어드레스 생성부(5)는 뱅크정보가 포함된 뱅크선택(Bank select) 신호를 입력받아 제 2 로우 어드레스(Row ADD) 신호에 뱅크정보를 포함시키고, 뱅크정보가 포함된 제 2 로우 어드레스(Row ADD) 신호를 지연 로우 스트로브(Row strobe_d) 신호에 동기시켜 내부 로우 어드레스(RADD)를 생성하는 로우 어드레스 생성부(50)를 포함한다. 그리고, 내부 어드레스 생성부(5)는 제 2 컬럼 어드레스(Column ADD) 신호에 뱅크정보를 포함시키고, 뱅크정보가 포함된 제 2 컬럼 어드레스(Column ADD) 신호를 지연 컬럼 스트로브(Column strobe_d) 신호에 동기시켜 내부 컬럼 어드레스(CADD)를 생성하는 컬럼 어드레스 생성부(52)를 포함한다. 또한, 내부 어드레스 생성부(5)는 제 2 오토프리차지 어드레스(APCG ADD) 신호에 뱅크정보를 포함시키고, 뱅크정보가 포함된 제 2 오토프리차지 어드레스(APCG ADD) 신호를 지연 컬럼 스트로브(Column strobe_d) 신호에 동기시켜 내부 오토프리차지 어드레스(APADD)를 생성하는 오토프리차지 어드레스 생성부(54)를 포함하여 구성된다.
이와 같은 구성을 갖는 내부 어드레스 생성 회로가 적용된 DDR1 SDRAM의 BL4(Burst Length 4) 동작을 도7을 참고하여 살펴보면 다음과 같다.
앞서 살펴본 바와 같이, 0번 뱅크(Bank 0) '리드(READ)' 커맨드와 1번 뱅크(Bank 1) '엑트(ACT)' 커맨드 및 0번 뱅크(Bank 0) '리드(read)' 커맨드가 순차적으로 입력되는 경우 제 1 래치부(44)에서 래치된 제 1 어드레스 신호(Latched AT)는 1tCK 단위로 동작하게 된다. 그러나, 커맨드디코더(3)에서 외부커맨드에 대응하여 구분된 내부 어드레스 별로 분리하여 생성한 로우 어드레스 스트로브(Row Address strobe) 신호와 컬럼 어드레스 스트로브(Column Address strobe)는 상기 예와 같이 연속된 커맨드가 입력되는 경우라도 최소한 2tCK 단위로 동작하게 되므로, 제 2 레치부(46)에서 로우 어드레스 스트로브(Row Address strobe) 신호와 컬럼 어드레스 스트로브(Column Address strobe)에 동기하여 생성되는 로우 어드레스(Row ADD) 신호 및 컬럼 어드레스(Column ADD) 신호도 마찬가지로 최소한 2tCK 단위로 동작한다. 결과적으로, 제 2 어드레스 신호(Row ADD, Column ADD, APCG ADD)와 이를 스트로빙하기 위한 스트로브 신호인 로우 스트로브(Row Strobe_d) 신호 및 컬럼 스트로브(Column Strobe_d) 신호 간의 마진이 확보되어, 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호간의 타이밍이 맞 지 않아 발생하는 오류를 방지할 수 있게 된다.
한편, 본 발명의 실시예에 의한 내부 어드레스 생성 회로는 어드레스 패드(Address PAD) 1개에 2개의 어드레스가 할당되는 double-pumped address(즉, 외부커맨드에 대응하여 구분된 어드레스가 제 1 어드레스와 제 2 어드레스로 분리되어 입력되며, 상기 제 2 어드레스가 입력되는 경우 상기 외부 커맨드에 대응하는 동작이 수행되는 특징을 가짐)를 사용하는 GDDR4 칩에도 적용될 수 있는데, 이에 대한 구체적인 내부동작은 도 8에 도시한 것과 같다. 즉, 제 1 래치부(44)에서 래치된 제 1 어드레스 신호(Latched AT)가 1 tCK로 움직이는 상황에서, 제 2 래치부(46)는 제 1 어드레스 신호(Latched AT)를 커맨드디코더(3)에서 생성된 스트로브 신호, 즉 커맨드디코더(3)에서 외부커맨드에 대응하여 구분된 내부 어드레스 별로 분리하여 생성한 제 1 로우 어드레스 스트로브(Row 1st Address strobe) 신호와 제 2 로우 어드레스 스트로브(Row 2nd Address strobe) 신호와 제 1 컬럼 어드레스 스트로브(Column 1st Address strobe) 및 제 2 컬럼 어드레스 스트로브(Column 2nd Address strobe) 신호에 동기시켜, 제 1 로우어드레스(1st Row ADD) 신호와 제 2 로우 어드레스(2nd Row ADD) 신호와 제 1 컬럼어드레스(1st Column ADD) 신호와 제 2 컬럼 어드레스(2nd Column ADD) 신호로 구성된 제 2 어드레스 신호를 생성한다. 이때, "제 1", "제 2"로 구분되어 형성되는 제 2 어드레스 신호는 앞서 설명한 GDDR4 칩 내부에서 생성되는 어드레스 신호 특성을 반영한 것이다. 앞서, 제 2 래치부(46)에서 생성된 제 2 어드레스 신호(1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD)는 제 1 어드레스 신호(Latched AT)는 1 tCK 단위로 동작하는 경우에도 4tCK 단위로 동작하게 된다. 이는 제 1 로우 어드레스 스트로브(Row 1st Address strobe) 신호와 제 2 로우 어드레스 스트로브(Row 2nd Address strobe) 신호와 제 1 컬럼 어드레스 스트로브(Column 1st Address strobe) 및 제 2 컬럼 어드레스 스트로브(Column 2nd Address strobe) 신호는 제 1 어드레스 신호(Latched AT)가 1 tCK로 움직이는 경우에도 최소 4tCK 단위로 동작하기 때문이다. 다만, GDDR4의 BL8 동작은 제 2 어드레스(2nd add)를 기준으로 회로가 동작하므로 결과적으로, 제 1 어드레스 신호(Latched AT)가 확보한 4tCK 구간 중 최초 제 1 어드레스(1st add)가 입력되는 구간에서는 회로가 동작할 수 없다. 따라서, 제 2 어드레스 신호(1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD)는 3tCK의 구간을 확보하여 움직이게 되는 것이다. 결국, 본 발명의 실시예에 의한 내부 어드레스 생성 회로가 적용된 GDDR4 칩에서도 제 2 어드레스 신호(1st Row ADD, 2nd Row ADD, 1st Column ADD, 2nd Column ADD)와 로우 스트로브(Row Strobe_d) 신호 및 컬럼 스트로브(Column Strobe_d) 신호 간의 마진이 확보되므로, 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호간의 타이밍이 맞지 않아 발생하는 오류를 방지할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따른 내부 어드레스 생성회로는 외부 어드레스의 스트로빙을 위한 스트로브 신호를 외부커맨드에 대응하여 구분된 어드레 스 별로 분리하여 생성함으로써, 어드레스 신호와 스트로브 신호 간의 마진을 확보하여 고주파수 동작 영역에서 내부 어드레스 생성 과정 중 어드레스 신호와 스트로브 신호 간의 타이밍이 맞지 않아 발생하는 오류를 방지할 수 있는 이점을 가진다.

Claims (9)

  1. 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및;
    외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙(strobing)하기 위한 다수의 제 1 스트로브 신호를 생성하는 커맨드디코더 및;
    상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로.
  2. 제 1 항에 있어서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 내부 어드레스 생성회로.
  3. 외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신 호를 생성하는 제 1 래치부 및;
    외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하기 위한 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호 및 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및;
    상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 상기 제 1 스트로브 신호에 동기시켜, 제 2 로우 어드레스 신호와 제 2 컬럼 어드레스 신호 및 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로.
  4. 제 3 항에 있어서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 내부 어드레스 생성회로.
  5. 제 3항에 있어서, 상기 커맨드디코더는 엑티브 동작시 로우 어드레스 신호의 스트로빙을 위한 로우 스트로브신호와 초기화 동작에 사용되는 어드레스의 스트로빙을 위한 모드레지스터 스트로브 신호(MRS strobe)를 논리합 연산하여 상기 로우 어드레스 스트로브 신호를 생성하는 것을 특징으로 하는 내부 어드레스 생성회로.
  6. 제 3 항에 있어서, 상기 커맨드디코더는 리드 및 라이트 동작시 컬럼 어드레스 신호의 스트로빙을 위한 컬럼 스트로브 신호를 소정 구간 지연시켜 상기 컬럼 어드레스 스트로브 신호를 생성하는 것을 특징으로 하는 내부 어드레스 생성회로.
  7. 제 3 항에 있어서, 상기 커맨드디코더는 오토프리차지 동작시 프리차지 어드레스 신호의 스트로빙을 위한 프리차지 스트로브 신호를 소정 구간 지연시켜 상기 오토프리차지 어드레스 스트로브 신호를 생성하는 것을 특징으로 하는 내부 어드레스 생성회로.
  8. 외부커맨드에 대응하여 구분된 어드레스가 제 1 어드레스와 제 2 어드레스로 분리되어 입력되며, 상기 제 2 어드레스가 입력되는 경우 상기 외부 커맨드에 대응하는 동작이 수행되는 특징을 가지는 GDDR4 칩 내부의 내부 어드레스 생성회로에 있어서,
    외부 어드레스 신호를 내부클럭 신호에 동기시켜 래치하여 제 1 어드레스 신호를 생성하는 제 1 래치부 및;
    외부커맨드를 입력받아, 상기 제 1 어드레스 신호를 상기 외부커맨드에 대응하여 구분된 어드레스 별로 분리하여 스트로빙하기 위한, 제 1 로우 어드레스 스트로브 신호와 제 2 로우 어드레스 스트로브 신호, 제 1 컬럼 어드레스 스트로브 신호와 제 2 컬럼 어드레스 스트로브 신호, 제 1 오토프리차지 어드레스 스트로브 신호와 제 2 오토프리차지 어드레스 스트로브 신호로 구성된 제 1 스트로브 신호를 생성하는 커맨드디코더 및;
    상기 제 1 스트로브 신호를 입력받아, 상기 제 1 어드레스 신호를 각각 상기 제 1 스트로브 신호에 동기시켜, 제 1 로우 어드레스 신호와 제 2 로우 어드레스 신호, 제 1 컬럼 어드레스 신호와 제 2 컬럼 어드레스 신호, 제 1 오토프리차지 어드레스 신호와 제 2 오토프리차지 어드레스 신호로 구성된 제 2 어드레스 신호를 생성하는 제 2 래치부를 포함하여 구성되는 내부 어드레스 생성회로.
  9. 제 3 항에 있어서, 상기 제 2 어드레스 신호의 정렬을 위해 커맨드 디코더에서 생성된 로우 스트로브 신호와 컬럼 스트로브 신호로 구성된 제 2 스트로브 신호와 뱅크정보가 포함된 뱅크선택 신호를 입력받아, 상기 제 2 어드레스 신호에 상기 뱅크선택 신호의 뱅크정보를 포함시키고, 상기 뱅크정보가 포함된 제 2 어드레스 신호를 상기 제 2 스트로브 신호에 동기시켜 내부 로우 어드레스 신호와 내부 컬럼 어드레스 신호 및 내부 오토프리차지 어드레스 신호로 구성된 내부 어드레스 신호를 생성하는 다수의 어드레스 생성부를 더 포함하여 구성되는 내부 어드레스 생성회로.
KR1020050122767A 2005-12-13 2005-12-13 내부 어드레스 생성 회로 KR100755064B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050122767A KR100755064B1 (ko) 2005-12-13 2005-12-13 내부 어드레스 생성 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050122767A KR100755064B1 (ko) 2005-12-13 2005-12-13 내부 어드레스 생성 회로

Publications (2)

Publication Number Publication Date
KR20070062866A KR20070062866A (ko) 2007-06-18
KR100755064B1 true KR100755064B1 (ko) 2007-09-06

Family

ID=38363095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050122767A KR100755064B1 (ko) 2005-12-13 2005-12-13 내부 어드레스 생성 회로

Country Status (1)

Country Link
KR (1) KR100755064B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864624B1 (ko) * 2007-03-31 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR100909625B1 (ko) * 2007-06-27 2009-07-27 주식회사 하이닉스반도체 어드레스 동기 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930017028A (ko) * 1992-01-31 1993-08-30 김광호 복수개의 ras 신호를 가지는 반도체 메모리 장치
JPH07134675A (ja) * 1993-09-17 1995-05-23 Oki Electric Ind Co Ltd Ｄｒａｍ制御回路
JPH09161475A (ja) * 1995-12-01 1997-06-20 Hitachi Ltd 半導体記憶装置
KR19990072385A (ko) * 1998-02-03 1999-09-27 아끼구사 나오유끼 상이한타이밍신호를정합시키는반도체장치
JP2000132964A (ja) 1998-10-27 2000-05-12 Nec Corp 同期型半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930017028A (ko) * 1992-01-31 1993-08-30 김광호 복수개의 ras 신호를 가지는 반도체 메모리 장치
JPH07134675A (ja) * 1993-09-17 1995-05-23 Oki Electric Ind Co Ltd Ｄｒａｍ制御回路
JPH09161475A (ja) * 1995-12-01 1997-06-20 Hitachi Ltd 半導体記憶装置
KR19990072385A (ko) * 1998-02-03 1999-09-27 아끼구사 나오유끼 상이한타이밍신호를정합시키는반도체장치
JP2000132964A (ja) 1998-10-27 2000-05-12 Nec Corp 同期型半導体記憶装置

Also Published As

Publication number Publication date
KR20070062866A (ko) 2007-06-18

Similar Documents

Publication Publication Date Title
US6789209B1 (en) Semiconductor integrated circuit device
US6427197B1 (en) Semiconductor memory device operating in synchronization with a clock signal for high-speed data write and data read operations
US6240042B1 (en) Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US7113446B2 (en) Latch circuit and synchronous memory including the same
JP5160770B2 (ja) レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法
US20140226421A1 (en) Clock signal generation apparatus for use in semiconductor memory device and its method
JP4025488B2 (ja) 半導体集積回路およびその制御方法
US7656742B2 (en) Circuit and method for sampling valid command using extended valid address window in double pumped address scheme memory device
JP4707962B2 (ja) アクセスタイムを短縮できる半導体メモリ装置
US8089817B2 (en) Precise tRCD measurement in a semiconductor memory device
US6982923B2 (en) Semiconductor memory device adaptive for use circumstance
CN113129958A (zh) 用于宽时钟频率范围命令路径的设备和方法
US6567339B2 (en) Semiconductor integrated circuit
US6166993A (en) Synchronous semiconductor memory device
KR19980041228A (ko) 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로
KR100755064B1 (ko) 내부 어드레스 생성 회로
KR100377709B1 (ko) 리크 불량을 효과적으로 검출 가능한 반도체 기억 장치
KR101895519B1 (ko) 반도체 메모리 장치
US7492661B2 (en) Command generating circuit and semiconductor memory device having the same
US8213246B2 (en) Semiconductor device
US7263026B2 (en) Semiconductor memory device and method for controlling the same
US9043511B2 (en) Semiconductor memory device and operation method thereof
US20070002637A1 (en) Semiconductor memory device
JP2012113819A (ja) 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法
KR100911199B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee