JPH09161475A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 複雑なコマンド列の入力を必要とするシンク
ロナスＤＲＡＭ等のアクセス制御を簡素化し、その利便
性の向上と低コスト化を図る。 【解決手段】 例えばロウアドレスストローブ信号ＲＡ
ＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライト
イネーブル信号ＷＥＢならびにアドレス信号Ａ１０等の
組み合わせで指定される複数のコマンドが所定の組み合
わせで時系列的に連続して入力されることにより選択的
に実行される各種の動作モードを有するシンクロナスＤ
ＲＡＭ等において、上記動作モードのそれぞれに対応す
るコマンド列を単一のマクロコマンドとして記憶するた
めのコマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならびに
ＣＲＷを設けるとともに、これらのマクロコマンドが入
力されることにより対応するコマンド列を順次読み出し
対応する動作モードを選択的に実行する機能を持たせ
る。これにより、単一のマクロコマンドを入力するだけ
で、複雑なコマンド列の入力を必要とする各種動作モー
ドを容易にかつ選択的に実行しうるシンクロナスＤＲＡ
Ｍ等を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、クロック信号に従って同期動作するシン
クロナスＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）ならびにその利便性の向上に利用して特に有効な
技術に関するものである。

【０００２】

【従来の技術】所定のクロック信号に従って同期動作
し、例えば画像システムのフレームメモリ等に用いられ
るシンクロナスＤＲＡＭがある。シンクロナスＤＲＡＭ
は、チップ選択信号ＣＳＢ（ここで、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
については、その名称の末尾にＢを付して表す。以下同
様），ロウアドレスストローブ信号ＲＡＳＢ，カラムア
ドレスストローブ信号ＣＡＳＢならびにライトイネーブ
ル信号ＷＥＢ等の起動制御信号が所定の組み合わせで入
力されることにより選択的に指定される複数のコマンド
を有し、これらのコマンドが所定の組み合わせでかつ時
系列的に連続して入力されることにより選択的に指定・
実行される各種の動作モードを有する。

【０００３】

【発明が解決しようとする課題】本願発明者等がこの発
明に先立って開発したシンクロナスＤＲＡＭにおいて、
記憶データの書き込みモードは、図８に例示されるよう
に、例えば９個のコマンドつまりＡＣＴＶ，ＮＯＰ，Ｗ
ＲＩＴ，ＮＯＰ，ＮＯＰ，ＮＯＰ，ＰＲＥ，ＮＯＰなら
びにＮＯＰコマンドが時系列的に連続して入力されるこ
とにより選択的に実行され、その読み出しモードは、図
９に例示されるように、例えば９個のコマンドつまりＡ
ＣＴＶ，ＮＯＰ，ＲＥＡＤ，ＮＯＰ，ＮＯＰ，ＮＯＰ，
ＰＲＥ，ＮＯＰならびにＮＯＰコマンドが時系列的に連
続して入力されることにより選択的に実行される。言い
換えるならば、シンクロナスＤＲＡＭの利用者は、実行
したい動作モードに合わせて一連のコマンドを所定の組
み合わせでしかも比較的高速なクロック信号ＣＬＫに同
期して入力することを余儀なくされる訳であって、この
ことがシンクロナスＤＲＡＭの利便性を低下させる一因
となっている。この結果、ユーザにあっては、シンクロ
ナスＤＲＡＭのアクセス制御が複雑となって積極的な採
用の妨げとなり、メーカにあっては、シンクロナスＤＲ
ＡＭのテストプログラムが複雑となって試験工数が増大
し、減価低減の妨げとなる。

【０００４】この発明の目的は、複雑なコマンド列の入
力を必要とするシンクロナスＤＲＡＭ等のアクセス制御
を簡素化することにある。この発明の他の目的は、シン
クロナスＤＲＡＭ等の利便性を高め、その低コスト化を
図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のコマンドが所定の組み
合わせで時系列的に連続して入力されることにより選択
的に実行される各種の動作モードを有するシンクロナス
ＤＲＡＭ等において、上記動作モードのそれぞれに対応
するコマンド列を単一のマクロコマンドとして記憶する
ためのコマンドレジスタを設けるとともに、これらのマ
クロコマンドが入力されることにより対応するコマンド
列を順次読み出し対応する動作モードを選択的に実行す
る機能を持たせる。

【０００７】上記した手段によれば、単一のマクロコマ
ンドを入力するだけで、複雑なコマンド列の入力を必要
とする各種動作モードを容易にかつ選択的に実行しうる
シンクロナスＤＲＡＭ等を実現することができる。この
結果、シンクロナスＤＲＡＭ等のアクセス制御を簡素化
し、そのユーザからみた利便性を高めることができると
ともに、シンクロナスＤＲＡＭ等のテストプログラムを
簡素化し、メーカの試験工数を削減して、その低コスト
化を図ることができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体記憶装置）の一実施例の
ブロック構成図が示されている。同図をもとに、まずこ
の実施例のシンクロナスＤＲＡＭの構成及び動作の概要
について説明する。なお、この実施例のシンクロナスＤ
ＲＡＭは、特に制限されないが、画像システムのフレー
ムメモリとして用いられる。また、図１の各ブロックを
構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物
半導体型電界効果トランジスタ）集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上に形
成される。

【０００９】図１において、この実施例のシンクロナス
ＤＲＡＭは一対のバンクＢＮＫ０及びＢＮＫ１を備え、
これらのバンクのそれぞれは、そのレイアウト面積の大
半を占めて配置されるメモリアレイＭＡＲＹと、直接周
辺回路となるロウアドレスデコーダＲＤ，センスアンプ
ＳＡ及びカラムアドレスデコーダＣＤと、ライトアンプ
及びリードアンプをそれぞれ含むメインアンプＭＡとを
備える。

【００１０】バンクＢＮＫ０及びＢＮＫ１を構成するメ
モリアレイＭＡＲＹは、特に制限されないが、図の垂直
方向に平行して配置される実質２，０４８本のワード線
と、水平方向に平行して配置される実質４，０９６組の
相補ビット線とをそれぞれ含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる実質２，０４８×４，０
９６個つまり８，３８８，６０８個のダイナミック型メ
モリセルが格子状に配置される。これにより、バンクＢ
ＮＫ０及びＢＮＫ１のそれぞれは、いわゆる８メガビッ
トの記憶容量を有するものとされ、シンクロナスＤＲＡ
Ｍは、その２倍つまりいわゆる１６メガビットの記憶容
量を有するものとされる。

【００１１】バンクＢＮＫ０及びＢＮＫ１のメモリアレ
イＭＡＲＹを構成するワード線は、対応するロウアドレ
スデコーダＲＤに結合され、それぞれ択一的に選択状態
とされる。これらのロウアドレスデコーダＲＤには、ロ
ウアドレスバッファＲＢから最上位ビットを除く１１ビ
ットの内部アドレス信号Ｘ０〜Ｘ１０が共通に供給され
るとともに、タイミング発生回路ＴＧから内部制御信号
ＲＧが共通に供給される。また、ロウアドレスバッファ
ＲＢには、アドレス入力端子Ａ０〜Ａ１１を介して１２
ビットのＸアドレス信号ＡＸ０〜ＡＸ１１が時分割的に
供給されるとともに、タイミング発生回路ＴＧから内部
制御信号ＲＬが供給される。

【００１２】ロウアドレスバッファＲＢは、アドレス入
力端子Ａ０〜Ａ１１を介して入力されるＸアドレス信号
ＡＸ０〜ＡＸ１１を内部制御信号ＲＬに従って取り込
み、保持するとともに、これらのＸアドレス信号をもと
に内部アドレス信号Ｘ０〜Ｘ１１を形成する。このう
ち、最上位ビットの内部アドレス信号Ｘ１１は、バンク
選択回路ＢＳに供給され、その他の内部アドレス信号Ｘ
０〜Ｘ１０は、バンクＢＮＫ０及びＢＮＫ１のロウアド
レスデコーダＲＤに共通に供給される。

【００１３】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される内部アドレス信号Ｘ１１をデコ
ードして、対応するバンク選択信号ＢＳ０又はＢＳ１を
選択的にハイレベルとする。これらのバンク選択信号Ｂ
Ｓ０及びＢＳ１は、バンクＢＮＫ０及びＢＮＫ１にそれ
ぞれ供給され、その直接周辺回路たるロウアドレスデコ
ーダＲＤ，カラムアドレスデコーダＣＤ，センスアンプ
ＳＡならびにメインアンプＭＡを選択的に動作状態とす
るための選択制御信号となる。

【００１４】バンクＢＮＫ０及びＢＮＫ１のロウアドレ
スデコーダＲＤは、内部制御信号ＲＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０又はＢＳ１がハイ
レベルとされることでそれぞれ選択的に動作状態とさ
れ、ロウアドレスバッファから供給される内部アドレス
信号Ｘ０〜Ｘ１０をデコードして、対応するメモリアレ
イＭＡＲＹの指定されたワード線を択一的に選択レベル
とする。

【００１５】次に、バンクＢＮＫ０及びＢＮＫ１のメモ
リアレイＭＡＲＹを構成する相補ビット線は、対応する
センスアンプＳＡに結合される。これらのセンスアンプ
ＳＡには、対応するカラムアドレスデコーダＣＤから実
質５１２ビットのビット線選択信号がそれぞれ供給され
るとともに、タイミング発生回路ＴＧから内部制御信号
ＰＡが共通に供給される。また、各カラムアドレスデコ
ーダＣＤには、カラムアドレスバッファＣＢから９ビッ
トの内部アドレス信号Ｙ０〜Ｙ８が共通に供給されると
ともに、タイミング発生回路ＴＧから内部制御信号ＣＧ
が共通に供給される。さらに、カラムアドレスバッファ
ＣＢには、アドレス入力端子Ａ０〜Ａ８を介してＹアド
レス信号ＡＹ０〜ＡＹ８が時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＣＬが供給される。

【００１６】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａ８を介して供給されるＹアドレス信号
ＡＹ０〜ＡＹ８を内部制御信号ＣＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙ８を形成して、バンクＢＮＫ０
及びＢＮＫ１のカラムアドレスデコーダＣＤに供給す
る。また、各カラムアドレスデコーダＣＤは、内部制御
信号ＣＧがハイレベルとされかつ対応するバンク選択信
号ＢＳ０又はＢＳ１がハイレベルとされることで選択的
に動作状態とされ、内部アドレス信号Ｙ０〜Ｙ８をデコ
ードして、対応する上記ビット線選択信号をそれぞれ択
一的にハイレベルとする。

【００１７】一方、各バンクのセンスアンプＳＡは、対
応するメモリアレイＭＡＲＹの各相補ビット線に対応し
て設けられる実質４，０９６個の単位回路をそれぞれ含
み、これらの単位回路のそれぞれは、一対のＣＭＯＳイ
ンバータが交差結合されてなる単位増幅回路と、Ｎチャ
ンネル型の一対のスイッチＭＯＳＦＥＴとを含む。この
うち、各単位増幅回路は、内部制御信号ＰＡがハイレベ
ルとされかつ対応するバンク選択信号ＢＳ０又はＢＳ１
がハイレベルとされることで選択的にかつ一斉に動作状
態とされ、対応するメモリアレイＭＡＲＹの選択された
ワード線に結合される４，０９６個のメモリセルから対
応する相補ビット線を介して出力される微小読み出し信
号をそれぞれ増幅して、ハイレベル又はロウレベルの２
値読み出し信号とする。また、各単位回路のスイッチＭ
ＯＳＦＥＴは、対応するビット線選択信号のハイレベル
を受けて８対ずつ選択的にオン状態となり、メモリアレ
イＭＡＲＹの対応する８組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊（ここで、非反転及び反転信
号からなる相補信号線については、その名称の末尾に＊
を付して表す。以下同様）との間を選択的に接続状態と
する。

【００１８】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
対応するメインアンプＭＡに結合される。これらのメイ
ンアンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ７＊
に対応して設けられる８個のライトアンプ及びリードア
ンプを含む。このうち、各ライトアンプの入力端子は、
対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ７に共通
結合され、その出力端子は、対応する相補共通データ線
ＣＤ０＊〜ＣＤ７＊に結合される。また、各リードアン
プの入力端子は、対応する相補共通データ線ＣＤ０＊〜
ＣＤ７＊に結合され、その出力端子は、対応する内部デ
ータバスＤＢＵＳ０〜ＤＢＵＳ７に共通結合される。各
バンクのメインアンプＭＡを構成するライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＰが共
通に供給され、リードアンプには内部制御信号ＲＰが共
通に供給される。

【００１９】内部データバスＤＢＵＳ０〜ＤＢＵＳ７
は、その他方においてデータ入出力回路ＩＯに結合され
る。ここで、データ入出力回路ＩＯは、内部データバス
ＤＢＵＳ０〜ＤＢＵＳ７に対応して設けられるそれぞれ
８個のデータ入力バッファ及びデータ出力バッファを備
える。このうち、各データ入力バッファの入力端子は、
対応するデータ入出力端子Ｄ０〜Ｄ７に共通結合され、
その出力端子は、対応する内部データバスＤＢＵＳ０〜
ＤＢＵＳ７に結合される。また、各データ出力バッファ
の入力端子は、対応する内部データバスＤＢＵＳ０〜Ｄ
ＢＵＳ７に結合され、その出力端子は、対応するデータ
入出力端子Ｄ０〜Ｄ７に共通結合される。データ入出力
回路ＩＯの各データ出力バッファには、タイミング発生
回路ＴＧから出力制御信号ＤＯＣが共通に供給される。

【００２０】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードとされ
るとき、対応するデータ入出力端子Ｄ０〜Ｄ７を介して
入力される書き込みデータを取り込み、内部データバス
ＤＢＵＳ０〜ＤＢＵＳ７を介してメインアンプＭＡの対
応するライトアンプに伝達する。このとき、メインアン
プＭＡの各ライトアンプは、内部制御信号ＷＰがハイレ
ベルとされかつ対応するバンク選択信号ＢＳ０又はＢＳ
１がハイレベルとされることで選択的に動作状態とさ
れ、データ入出力回路ＩＯの対応するデータ入力バッフ
ァから内部データバスＤＢＵＳ０〜ＤＢＵＳ７を介して
伝達される書き込みデータを所定の書き込み信号とした
後、相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して対応
するメモリアレイＭＡＲＹの選択された８個のメモリセ
ルに書き込む。

【００２１】一方、バンクＢＮＫ０及びＢＮＫ１のメイ
ンアンプＭＡを構成する８個のリードアンプは、内部制
御信号ＲＰがハイレベルとされかつ対応するバンク選択
信号ＢＳ０又はＢＳ１がハイレベルとされることで選択
的にかつ一斉に動作状態とされ、対応するメモリアレイ
ＭＡＲＹの選択された８個のメモリセルから相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊を介して出力される読み出し
信号を増幅して、内部データバスＤＢＵＳ０〜ＤＢＵＳ
７を介してデータ入出力回路ＩＯの対応するデータ出力
バッファに供給する。このとき、データ入出力回路ＩＯ
の各データ出力バッファは、出力制御信号ＤＯＣがハイ
レベルとされることで選択的に動作状態とされ、メイン
アンプＭＡの対応するリードアンプから内部データバス
ＤＢＵＳ０〜ＤＢＵＳ７を介して供給される読み出しデ
ータを対応するデータ入出力端子Ｄ０〜Ｄ７からシンク
ロナスＤＲＡＭの外部に送出する。

【００２２】次に、マクロコマンド制御回路ＭＣには、
外部端子ＣＬＫを介してクロック信号ＣＬＫが供給さ
れ、外部端子ＣＫＥ，ＭＣＥ，ＣＳＢ，ＲＡＳＢ，ＣＡ
ＳＢならびにＷＥＢを介して起動制御信号となるクロッ
クイネーブル信号ＣＫＥ，マクロコマンドイネーブル信
号ＭＣＥ，チップ選択信号ＣＳＢ，ロウアドレスストロ
ーブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡ
ＳＢならびにライトイネーブル信号ＷＥＢが供給される
るとともに、下位３ビットのアドレス信号Ａ０〜Ａ２と
上位１ビットのアドレス信号Ａ１０が供給される。

【００２３】マクロコマンド制御回路ＭＣは、システム
クロック信号をもとに内部クロック信号ｃｌｋを生成
し、シンクロナスＤＲＡＭの各部に供給するとともに、
クロックイネーブル信号ＣＫＥ，マクロコマンドイネー
ブル信号ＭＣＥ，チップ選択信号ＣＳＢ，ロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢ，ライトイネーブル信号ＷＥＢならびにアド
レス信号Ａ１０の論理レベルの組み合わせをもとに、シ
ンクロナスＤＲＡＭの外部コマンドを識別し、その内部
に設けられたコマンドレジスタに対する書き込み又は読
み出し動作を選択的に実行する。そして、入力された外
部コマンドがマクロコマンドである場合には、コマンド
レジスタの出力信号を内部起動制御信号つまり内部ロウ
アドレスストローブ信号ｒａｓｂ，内部カラムアドレス
ストローブ信号ｃａｓｂ，内部ライトイネーブル信号ｗ
ｅｂならびに内部アドレス信号ａ１０としてタイミング
発生回路ＴＧに供給し、通常の動作コマンドである場合
には、ロウアドレスストローブ信号ＲＡＳＢ，カラムア
ドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号
ＷＥＢならびにアドレス信号Ａ１０をそのまま内部ロウ
アドレスストローブ信号ｒａｓｂ，内部カラムアドレス
ストローブ信号ｃａｓｂ，内部ライトイネーブル信号ｗ
ｅｂならびに内部出力データａ１０として供給する。な
お、マクロコマンド制御回路ＭＣの具体的構成について
は、後で詳細に説明する。

【００２４】タイミング発生回路ＴＧは、マクロコマン
ド制御回路ＭＣから内部起動制御信号として供給される
内部ロウアドレスストローブ信号ｒａｓｂ，内部カラム
アドレスストローブ信号ｃａｓｂ，内部ライトイネーブ
ル信号ｗｅｂならびに内部アドレス信号ａ１０をもと
に、上記各種の内部制御信号及び出力制御信号を選択的
に形成し、シンクロナスＤＲＡＭの各部に供給する。

【００２５】この実施例において、シンクロナスＤＲＡ
Ｍは、さらに、その入力端子がアドレス入力端子Ａ０〜
Ａ１１に共通結合されたモードレジスタＭＲを備える。
このモードレジスタＭＲには、タイミング発生回路ＴＧ
から内部制御信号ＭＬが供給される。モードレジスタＭ
Ｒは、後述するモードレジスタセット用のＭＲＳコマン
ドが実行されるとき、アドレス入力端子Ａ０〜Ａ１１を
介して供給される所定のモード制御信号を取り込み、保
持する。これらのモード制御信号は、シンクロナスＤＲ
ＡＭの書き込みモードの指定やバーストモードにおける
バースト長ならびにＣＡＳレイテンシー等を設定するた
めに供される。

【００２６】図２には、図１のシンクロナスＤＲＡＭに
含まれるマクロコマンド制御回路ＭＣの一実施例のブロ
ック構成図が示され、図３には、図１のシンクロナスＤ
ＲＡＭが備える動作コマンドの一実施例の選択条件図が
示されている。これらの図をもとに、この実施例のシン
クロナスＤＲＡＭのマクロコマンド制御回路ＭＣの具体
的構成及び動作ならびに動作コマンドの詳細について説
明する。

【００２７】図２において、マクロコマンド制御回路Ｍ
Ｃは、特に制限されないが、クロック信号ＣＬＫ，クロ
ックイネーブル信号ＣＫＥ，マクロコマンドイネーブル
信号ＭＣＥ，チップ選択信号ＣＳＢ，ロウアドレススト
ローブ信号ＲＡＳＢ，カラムアドレスストローブ信号Ｃ
ＡＳＢならびにライトイネーブル信号ＷＥＢを受けるマ
クロコマンドコントローラＭＣＭＣと、例えばそれぞれ
が９ビットのシフトレジスタからなるコマンドレジスタ
ＣＲＡ，ＣＲＲ，ＣＲＣならびにＣＲＷとを備える。こ
のうち、コマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣなら
びにＣＲＷの前段には、コマンドレジスタ書き込み回路
ＲＷが設けられ、その後段には、コマンドレジスタ読み
出し回路ＲＲが設けられる。また、各コマンドレジスタ
は、複数個つまり８個のアドレスを有し、これらのコマ
ンドレジスタのアドレスを択一的に指定するためのコマ
ンドレジスタデコーダＣＲＤが設けられる。

【００２８】コマンドレジスタ書き込み回路ＲＷには、
前記アドレス信号Ａ１０，ロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢなら
びにライトイネーブル信号ＷＥＢが供給されるととも
に、マクロコマンドコントローラＭＣＭＣから内部信号
ＲＷＣが供給される。また、コマンドレジスタ読み出し
回路ＲＲには、マクロコマンドコントローラＭＣＭＣか
ら内部信号ＲＲＣが供給され、その出力信号は、コマン
ドセレクタＳＬの一方の入力端子に供給される。さら
に、コマンドレジスタデコーダＣＲＤには、アドレス信
号Ａ０〜Ａ２が供給されるとともに、マクロコマンドコ
ントローラＭＣＭＣから内部信号ＲＥＮが供給される。
また、コマンドセレクタＳＬには、マクロコマンドコン
トローラＭＣＭＣから内部信号ＳＬＣが供給され、その
他方の入力端子には、アドレス信号Ａ１０，ロウアドレ
スストローブ信号ＲＡＳＢ，カラムアドレスストローブ
信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢが供
給される。

【００２９】ここで、マクロコマンド制御回路ＭＣのマ
クロコマンドコントローラＭＣＭＣは、クロック信号Ｃ
ＬＫをもとに内部クロック信号ｃｌｋを生成し、シンク
ロナスＤＲＡＭの各部に供給するとともに、クロックイ
ネーブル信号ＣＫＥ，マクロコマンドイネーブル信号Ｍ
ＣＥ，チップ選択信号ＣＳＢ，ロウアドレスストローブ
信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ
ならびにライトイネーブル信号ＷＥＢをもとに外部コマ
ンドを識別し、内部信号ＳＬＣ，ＲＲＣ，ＲＥＮならび
にＲＷＣを所定の条件で選択的に形成する。

【００３０】次に、コマンドレジスタ書き込み回路ＲＷ
は、内部信号ＲＷＣがハイレベルとされることで選択的
に動作状態とされ、アドレス信号Ａ１０，ロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢを対応
するコマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならびに
ＣＲＷに順次シフトしながら書き込む。また、コマンド
レジスタ読み出し回路ＲＲは、コマンドレジスタＣＲ
Ａ，ＣＲＲ，ＣＲＣならびにＣＲＷから順次シフトしな
がら出力される読み出し信号を取り込み、コマンドセレ
クタＳＬの一方の入力端子に伝達する。さらに、コマン
ドレジスタデコーダＣＲＤは、内部信号ＲＥＮのハイレ
ベルを受けて選択的に動作状態とされ、３ビットのアド
レス信号Ａ０〜Ａ２をデコードして、コマンドレジスタ
ＣＲＡ，ＣＲＲ，ＣＲＣならびにＣＲＷの対応するアド
レスを択一的に指定する。

【００３１】一方、コマンドセレクタＳＬは、内部信号
ＳＬＣがロウレベルとされるとき、外部供給されるアド
レス信号Ａ１０，ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢならびにラ
イトイネーブル信号ＷＥＢを選択し、内部起動制御信号
つまり内部アドレス信号ａ１０，内部ロウアドレススト
ローブ信号ｒａｓｂ，内部カラムアドレスストローブ信
号ｃａｓｂならびに内部ライトイネーブル信号ｗｅｂと
してタイミング発生回路ＴＧに供給する。また、内部信
号ＳＬＣがハイレベルとされるときには、コマンドレジ
スタ読み出し回路ＲＲを介して出力されるコマンドレジ
スタＣＲＡ，ＣＲＲ，ＣＲＣならびにＣＲＷの読み出し
信号を内部アドレス信号ａ１０，内部ロウアドレススト
ローブ信号ｒａｓｂ，内部カラムアドレスストローブ信
号ｃａｓｂならびに内部ライトイネーブル信号ｗｅｂと
して選択し、タイミング発生回路ＴＧに供給する。

【００３２】ところで、マクロコマンドコントローラＭ
ＣＭＣによるマクロコマンドの識別は、クロック信号Ｃ
ＬＫの立ち上がりエッジにおける各起動制御信号の論理
レベルの組み合わせをもとに、図３の選択条件に従って
行われる。すなわち、シンクロナスＤＲＡＭは、チップ
選択信号ＣＳＢがロウレベル（Ｌ）とされることで選択
状態とされ、このとき、マクロコマンドコントローラＭ
ＣＭＣは、マクロコマンドイネーブル信号ＭＣＥがハイ
レベル（Ｈ）とされることで、外部から入力される動作
コマンドつまり外部コマンドがマクロコマンドであるこ
とを識別する。この実施例において、シンクロナスＤＲ
ＡＭには、特に制限されないが、ＭＣＳ（マクロコマン
ドセット開始）コマンド，ＭＣＳＥ（マクロコマンドセ
ット終了）コマンド，ＭＣＲ（マクロコマンドリード）
コマンドならびにＭＣＸ（マクロコマンド実行）コマン
ドの４種のマクロコマンドが用意される。

【００３３】このうち、ＭＣＳコマンドは、カラムアド
レスストローブ信号ＣＡＳＢがハイレベルとされかつロ
ウアドレスストローブ信号ＲＡＳＢ及びライトイネーブ
ル信号ＷＥＢがロウレベルとされることで選択的に指定
され、コマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならび
にＣＲＷに対するマクロコマンドの書き込み開始を指示
するコマンドとされる。また、ＭＣＳＥコマンドは、ロ
ウアドレスストローブ信号ＲＡＳＢがハイレベルとされ
かつカラムアドレスストローブ信号ＣＡＳＢ及びライト
イネーブル信号ＷＥＢがロウレベルとされることで選択
的に指定され、コマンドレジスタＣＲＡ，ＣＲＲ，ＣＲ
ＣならびにＣＲＷに対するマクロコマンドの書き込み終
了を指示するコマンドとされる。一方、ＭＣＲコマンド
は、カラムアドレスストローブ信号ＣＡＳＢ及びライト
イネーブル信号ＷＥＢがハイレベルとされかつロウアド
レスストローブ信号ＲＡＳＢがロウレベルとされること
で選択的に指定され、コマンドレジスタＣＲＡ，ＣＲ
Ｒ，ＣＲＣならびにＣＲＷに書き込まれたマクロコマン
ドの読み出しに供される。また、ＭＣＸコマンドは、カ
ラムアドレスストローブ信号ＣＡＳＢがロウレベルとさ
れかつロウアドレスストローブ信号ＲＡＳＢ及びライト
イネーブル信号ＷＥＢがハイレベルとされることで選択
的に指定され、コマンドレジスタＣＲＡ，ＣＲＲ，ＣＲ
ＣならびにＣＲＷに書き込まれたマクロコマンドの実行
を指示するコマンドとされる。なお、いずれのマクロコ
マンドにおいても、アドレス信号Ａ１０は、いわゆるド
ントケア（Ｘ）とされ、任意の論理レベルを採りうる。

【００３４】次に、チップ選択信号ＣＳＢのロウレベル
を受けたマクロコマンドコントローラＭＣＭＣは、マク
ロコマンドイネーブル信号ＭＣＥがロウレベルとされる
ことで、外部コマンドが通常の動作コマンドであること
を識別する。この実施例において、シンクロナスＤＲＡ
Ｍには、特に制限されないが、ＮＯＰ（ノーオペレーシ
ョン）コマンド，ＢＳＴ（バースト停止）コマンド，Ｒ
ＥＡＤ（リード）コマンド，ＲＥＡＤＡ（リードプリチ
ャージ）コマンド，ＷＲＩＴ（ライト）コマンド，ＷＲ
ＩＴＡ（ライトプリチャージ）コマンド，ＡＣＴＶ（ア
クティブ）コマンド，ＰＲＥ（プリチャージ）コマン
ド，ＰＡＬＬ（全バンクプリチャージ）コマンド，ＲＥ
Ｆ（リフレッシュ）コマンドならびにＭＲＳ（モードレ
ジスタセット）コマンドの１１種のコマンドが用意され
る。

【００３５】このうち、ＮＯＰコマンドは、ロウアドレ
スストローブ信号ＲＡＳＢ，カラムアドレスストローブ
信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢがと
もにハイレベルとされることで選択的に指定され、シン
クロナスＤＲＡＭの内部動作の継続を指示するコマンド
とされる。また、ＢＳＴコマンドは、ロウアドレススト
ローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号
ＣＡＳＢがハイレベルとされかつライトイネーブル信号
ＷＥＢがロウレベルとされることで選択的に指定され、
フルページバースト動作の停止を指示するコマンドとさ
れる。さらに、ＲＥＡＤコマンドは、ロウアドレススト
ローブ信号ＲＡＳＢ及びライトイネーブル信号ＷＥＢが
ハイレベルとされかつカラムアドレスストローブ信号Ｃ
ＡＳＢ及びアドレス信号Ａ１０がロウレベルとされるこ
とで選択的に指定され、記憶データの読み出し動作の開
始を指示するコマンドとされる。また、ＲＥＡＤＡコマ
ンドは、ロウアドレスストローブ信号ＲＡＳＢ，ライト
イネーブル信号ＷＥＢならびにアドレス信号Ａ１０がハ
イレベルとされかつカラムアドレスストローブ信号ＣＡ
ＳＢがロウレベルとされることで選択的に指定され、バ
ースト読み出し動作の開始を指示するとともにその終了
時におけるプリチャージを指示するためのコマンドとさ
れる。なお、ＮＯＰ及びＢＳＴコマンドにおいて、アド
レス信号Ａ１０は、ドントケアとされ、任意の論理レベ
ルを採りうる。

【００３６】一方、ＷＲＩＴコマンドは、ロウアドレス
ストローブ信号ＲＡＳＢがハイレベルとされかつカラム
アドレスストローブ信号ＣＡＳＢ，ライトイネーブル信
号ＷＥＢならびにアドレス信号Ａ１０がともにロウレベ
ルとされることで選択的に指定され、記憶データの書き
込み動作の開始を指示するためのコマンドとされる。ま
た、ＷＲＩＴＡコマンドは、ロウアドレスストローブ信
号ＲＡＳＢ及びアドレス信号Ａ１０がハイレベルとされ
かつカラムアドレスストローブ信号ＣＡＳＢ及びライト
イネーブル信号ＷＥＢがロウレベルとされることで選択
的に指定され、バースト書き込み動作の開始を指示する
とともにその終了時におけるプリチャージを指示するた
めのコマンドとされる。

【００３７】次に、ＰＲＥコマンドは、カラムアドレス
ストローブ信号ＣＡＳＢがハイレベルとされかつロウア
ドレスストローブ信号ＲＡＳＢ，ライトイネーブル信号
ＷＥＢならびにアドレス信号Ａ１０がともにロウレベル
とされることで選択的に指定され、バンクごとのプリチ
ャージを指示するためのコマンドとされる。また、ＰＡ
ＬＬコマンドは、カラムアドレスストローブ信号ＣＡＳ
Ｂ及びアドレス信号Ａ１０がハイレベルとされかつロウ
アドレスストローブ信号ＲＡＳＢ及びライトイネーブル
信号ＷＥＢがロウレベルとされることで選択的に指定さ
れ、バンクＢＮＫ０及びＢＮＫ１を同時にプリチャージ
するためのコマンドとされる。さらに、ＲＥＦコマンド
は、ライトイネーブル信号ＷＥＢがハイレベルとされか
つロウアドレスストローブ信号ＲＡＳＢ及びカラムアド
レスストローブ信号ＣＡＳＢがロウレベルとされること
で選択的に指定され、リフレッシュ動作の開始を指示す
るためのコマンドとされる。また、ＭＲＳコマンドは、
ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレス
ストローブ信号ＣＡＳＢならびにライトイネーブル信号
ＷＥＢがともにロウレベルとされることで選択的に指定
され、モードレジスタＭＲに対する書き込みを指示する
ためのコマンドとされる。なお、アドレス信号Ａ１０
は、ＲＥＦコマンドにおいてドントケアとされ、ＡＣＴ
Ｖコマンド及びＭＲＳコマンドにおいてはバリアブルな
データとして意味を持つ。

【００３８】図４には、図１のシンクロナスＤＲＡＭの
書き込みモードに関するマクロコマンドセット時の一実
施例の信号波形図が示され、図５には、読み出しモード
に関するマクロコマンドセット時の一実施例の信号波形
図が示されている。また、図６には、図１のシンクロナ
スＤＲＡＭの書き込みモードに関するマクロコマンド実
行時の一実施例の信号波形図が示され、図７には、読み
出しモードに関するマクロコマンド実行時の一実施例の
信号波形図が示されている。これらの図をもとに、この
実施例のシンクロナスＤＲＡＭのマクロコマンドセット
時及びマクロコマンド実行時における具体的動作ならび
にその特徴について説明する。なお、以下の実施例にお
いて、シンクロナスＤＲＡＭの書き込みモード又は読み
出しモードにおけるバースト長及びＣＡＳレイテンシー
はともに“２”とされる。また、外部から起動制御信号
として供給されるマクロコマンドイネーブル信号ＭＣ
Ｅ，チップ選択信号ＣＳＢ，ロウアドレスストローブ信
号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，
ライトイネーブル信号ＷＥＢならびにアドレス信号Ａ１
０の組み合わせにより選択的に指定されるコマンドを、
外部コマンドと称し、マクロコマンド制御回路ＭＣから
出力される内部ロウアドレスストローブ信号ｒａｓｂ，
内部カラムアドレスストローブ信号ｃａｓｂ，内部ライ
トイネーブル信号ｗｅｂならびに内部アドレス信号ａ１
０の組み合わせにより選択的に指定されるコマンドを、
内部コマンドと称する。

【００３９】図４において、シンクロナスＤＲＡＭのマ
クロコマンド制御回路ＭＣは、サイクルｃｙ１のクロッ
ク信号ＣＬＫの立ち上がりエッジでチップ選択信号ＣＳ
Ｂがロウレベルとされることにより、シンクロナスＤＲ
ＡＭが選択状態となったことを識別し、同時にマクロコ
マンドイネーブル信号ＭＣＥ及びカラムアドレスストロ
ーブ信号ＣＡＳＢがハイレベルとされかつロウアドレス
ストローブ信号ＲＡＳＢ及びライトイネーブル信号ＷＥ
Ｂがロウレベルとされることで、与えられた外部コマン
ドがマクロコマンドつまりＭＣＳコマンドであることを
識別する。このサイクルｃｙ１において、アドレス信号
Ａ１０はドントケアとされる。また、アドレス信号Ａ０
〜Ａ２は、以下に続く一連の外部コマンドが書き込みモ
ードに関するものであることを示すべく、１０進値
“１”とされる。

【００４０】シンクロナスＤＲＡＭのマクロコマンド制
御回路ＭＣでは、ＭＣＳコマンドの入力を受けて、コマ
ンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならびにＣＲＷの
書き込みモードに対応する第１アドレスが選択されると
ともに、コマンドレジスタ書き込み回路ＲＷが起動さ
れ、以下に続く一連の外部コマンドを各コマンドレジス
タに書き込むための準備が行われる。なお、マクロコマ
ンドイネーブル信号ＭＣＥは、マクロコマンドの書き込
みが終了するまでの間、言い換えるならばサイクルｃｙ
１１によりＭＣＳＥコマンドが入力されるまでの間、ハ
イレベルのままとされ、チップ選択信号ＣＳＢはロウレ
ベルのままとされる。

【００４１】次に、ＭＣＳコマンドに続くサイクルｃｙ
２〜ｃｙ１０では、ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイ
ネーブル信号ＷＥＢならびにアドレス信号Ａ１０の論理
レベルが、図３の選択条件に従った組み合わせで順次変
化され、書き込みモードに対応する９個の外部コマンド
すなわちＡＣＴＶ，ＮＯＰ，ＷＲＩＴ，ＮＯＰ，ＮＯ
Ｐ，ＮＯＰ，ＰＲＥ，ＮＯＰならびにＮＯＰコマンドが
入力される。これらの起動制御信号の論理レベルは、前
記マクロコマンド制御回路ＭＣのコマンドレジスタ書き
込み回路ＲＷを介して対応するコマンドレジスタＣＲ
Ａ，ＣＲＲ，ＣＲＣならびにＣＲＷの第１アドレスに順
次書き込まれる。そして、サイクルｃｙ１１においてＭ
ＣＳＥコマンドが入力されると、シンクロナスＤＲＡＭ
のマクロコマンド制御回路ＭＣは一連のマクロコマンド
の書き込みを終了し、非選択状態となる。

【００４２】同様に、図５の読み出しモードに関するマ
クロコマンドセット時には、ＭＣＳコマンドが入力され
るサイクルｃｙ１でアドレス信号Ａ０〜Ａ２が１０進値
“２”とされ、これを受けたマクロコマンド制御回路Ｍ
Ｃは、以下に続く一連の外部コマンドが読み出しモード
に関するものであることを識別する。また、ＭＣＳコマ
ンドに続くサイクルｃｙ２〜ｃｙ１０では、９個の外部
コマンドすなわちＡＣＴＶ，ＮＯＰ，ＲＥＡＤ，ＮＯ
Ｐ，ＮＯＰ，ＮＯＰ，ＰＲＥ，ＮＯＰならびにＮＯＰコ
マンドが順次入力され、コマンドレジスタＣＲＡ，ＣＲ
Ｒ，ＣＲＣならびにＣＲＷの読み出しモードに対応する
第２アドレスに書き込まれる。そして、サイクルｃｙ１
１においてＭＣＳＥコマンドが入力されると、マクロコ
マンド制御回路ＭＣはマクロコマンドの書き込みを終了
し、非選択状態となる。

【００４３】一方、図６において、マクロコマンド制御
回路ＭＣは、サイクルｃｙ１のクロック信号ＣＬＫの立
ち上がりエッジにおいて、マクロコマンドイネーブル信
号ＭＣＥ，ロウアドレスストローブ信号ＲＡＳＢならび
にライトイネーブル信号ＷＥＢがともにハイレベルとさ
れかつチップ選択信号ＣＳＢ及びカラムアドレスストロ
ーブ信号ＣＡＳＢがロウレベルとされることで、与えら
れた外部コマンドがマクロコマンド実行のためのＭＣＸ
コマンドであることを識別する。このサイクルｃｙ１に
おいて、アドレス信号Ａ０〜Ａ２は、実行すべきマクロ
コマンドが書き込みモードであることを示すべく、１０
進値“１”とされる。

【００４４】シンクロナスＤＲＡＭのマクロコマンド制
御回路ＭＣでは、ＭＣＸコマンドの入力を受けて、コマ
ンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならびにＣＲＷの
書き込みモードに対応する第１アドレスが選択されると
ともに、コマンドレジスタ読み出し回路ＲＲが起動さ
れ、書き込みモードに対応する一連の内部コマンド読み
出しのための準備が行われる。なお、チップ選択信号Ｃ
ＳＢは、一連の内部コマンドの読み出しが終了するまで
の間、ロウレベルのままとされる。

【００４５】これにより、ＭＣＸコマンドに続くサイク
ルｃｙ２〜ｃｙ１０では、クロック信号ＣＬＫに同期し
てコマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならびにＣ
ＲＷのシフト・読み出し動作が行われ、これに応じて内
部ロウアドレスストローブ信号ｒａｓｂ，内部カラムア
ドレスストローブ信号ｃａｓｂ，内部ライトイネーブル
信号ｗｅｂならびに内部アドレス信号ａ１０の論理レベ
ルが変化される。この結果、タイミング発生回路ＴＧに
は、書き込みモードに対応する９個の内部コマンドつま
りＡＣＴＶ，ＮＯＰ，ＷＲＩＴ，ＮＯＰ，ＮＯＰ，ＮＯ
Ｐ，ＰＲＥ，ＮＯＰならびにＮＯＰコマンドが時系列的
に連続して供給され、シンクロナスＤＲＡＭの各部に
は、これらの内部コマンドに対応した組み合わせで内部
制御信号が供給される。このとき、ＡＣＴＶコマンドが
実行されるサイクルｃｙ２では、アドレス信号Ａ０〜Ａ
１０として、選択すべきワード線に関するロウアドレス
ＲＡが入力される。また、ＷＲＩＴコマンドが実行され
るサイクルｃｙ４では、アドレス信号Ａ０〜Ａ８とし
て、選択すべき相補ビット線に関するカラムアドレスＣ
Ａが入力されるとともに、データ入出力端子Ｄ０〜Ｄ７
を介して、選択メモリセルに書き込むべき入力データＤ
ｉ０及びＤｉ１が入力される。

【００４６】同様に、図７の読み出しモードに関するマ
クロコマンド実行時には、ＭＣＸコマンドが入力される
サイクルｃｙ１においてアドレス信号Ａ０〜Ａ２が１０
進値“２”とされ、これを受けたマクロコマンド制御回
路ＭＣは、コマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣな
らびにＣＲＷの第２アドレスを選択し、読み出しモード
に関するマクロコマンドのシフト・読み出しを開始す
る。この結果、タイミング発生回路ＴＧには、読み出し
モードに対応する９個の内部コマンドつまりＡＣＴＶ，
ＮＯＰ，ＲＥＡＤ，ＮＯＰ，ＮＯＰ，ＮＯＰ，ＰＲＥ，
ＮＯＰならびにＮＯＰコマンドが時系列的に連続して供
給され、実行される。このとき、ＡＣＴＶコマンドが実
行されるサイクルｃｙ２では、アドレス信号Ａ０〜Ａ１
０として、選択すべきワード線に関するロウアドレスＲ
Ａが入力される。また、ＲＥＡＤコマンドが実行される
サイクルｃｙ４では、アドレス信号Ａ０〜Ａ８として、
選択すべき相補ビット線に関するカラムアドレスＣＡが
入力される。データ入出力端子Ｄ０〜Ｄ７には、ＲＥＡ
Ｄコマンドつまりサイクルｃｙ４からＣＡＳレイテンシ
ーに相当する２サイクル分だけ遅れたサイクルｃｙ６及
びｃｙ７において、選択されたメモリセルの読み出しデ
ータＤｏ０及びＤｏ１が出力される。

【００４７】以上のように、この実施例のシンクロナス
ＤＲＡＭは、コマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣ
ならびにＣＲＷを含むマクロコマンド制御回路ＭＣを備
え、所定の動作モードの実現に必要な一連の外部コマン
ドをマクロコマンドとして登録するためのＭＣＳ及びＭ
ＣＳＥコマンドと、登録された一連の外部コマンドから
なる各種動作モードを単一のマクロコマンドの入力によ
って実行するためのＭＣＸコマンドとを有する。この結
果、単一のマクロコマンドを入力するだけで、複雑なコ
マンド列の入力を必要とする各種動作モードを容易にか
つ選択的に実行しうるシンクロナスＤＲＡＭを実現で
き、これによっでシンクロナスＤＲＡＭのアクセス制御
を簡素化し、そのユーザからみた利便性を高めることが
できるとともに、シンクロナスＤＲＡＭのテストプログ
ラムを簡素化し、メーカの試験工数を削減して、その低
コスト化を図ることができるものである。なお、この実
施例のシンクロナスＤＲＡＭが、従来のシンクロナスＤ
ＲＡＭと同様、マクロコマンドによることなく、一連の
外部コマンドを入力することによって各種動作モードを
選択的に実行しうるものであることは言うまでもない。

【００４８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）複数のコマンドが所定の組み合わせで時系列的に
連続して入力されることにより選択的に実行される各種
の動作モードを有するシンクロナスＤＲＡＭ等におい
て、上記動作モードのそれぞれに対応するコマンド列を
単一のマクロコマンドとして記憶するコマンドレジスタ
を設けるとともに、これらのマクロコマンドが入力され
ることにより対応するコマンド列を順次読み出し対応す
る動作モードを選択的に実行する機能を持たせること
で、単一のマクロコマンドを入力するだけで、複雑なコ
マンド列の入力を必要とするシンクロナスＤＲＡＭ等の
各種動作モードを容易にかつ選択的に実行できるという
効果が得られる。 （２）上記（１）項により、シンクロナスＤＲＡＭ等の
アクセス制御を簡素化して、ユーザの利便性を高めるこ
とができるという効果が得られる。 （３）上記（１）項により、シンクロナスＤＲＡＭ等の
テストプログラムを簡素化し、メーカの試験工数を削減
して、その低コスト化を図ることができるという効果が
得られる。

【００４９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×４ビッ
ト又は×１６ビット等、任意のビット構成を採りうる
し、その記憶容量も任意に設定できる。また、内部デー
タバスＤＢＵＳ０〜ＤＢＵＳ７は、書き込み用又は読み
出し用として専用化できるし、データ入出力端子Ｄ０〜
Ｄ７も、データ入力端子及びデータ出力端子として用途
別に分離することができる。各バンクを構成するメモリ
アレイＭＡＲＹは、冗長素子を含むことができるし、そ
の直接周辺回路を含めて複数のメモリマットに分割する
ことができる。この実施例では、マクロコマンドを指定
するための起動制御信号としてマクロコマンドイネーブ
ル信号ＭＣＥを別途に設けているが、例えば、モードレ
ジスタＭＲに対するＭＲＳコマンドの組み合わせに余裕
がある場合、このＭＲＳコマンドの一部をマクロコマン
ドの指定に併用することができる。さらに、シンクロナ
スＤＲＡＭのブロック構成や起動制御信号及び内部制御
信号の名称及び組み合わせならびにその論理レベル等
は、種々の実施形態を採りうる。

【００５０】図２において、マクロコマンド制御回路Ｍ
ＣのコマンドレジスタＣＲＡ，ＣＲＲ，ＣＲＣならびに
ＣＲＷは、任意のビット長を採りうるし、そのアドレス
数も任意に設定できる。また、これらのコマンドレジス
タは、例えば、ＥＥＰＲＯＭ（電気的に消去・書き換え
可能なリードオンリメモリ）等に置き換えることができ
るし、複数のマクロコマンドに関するコマンド列をメー
カによって予め書き込んでおくこともできる。マクロコ
マンド制御回路ＭＣは、チップ選択信号ＣＳＢに関する
コマンドレジスタを含むことができるし、コマンドレジ
スタのアドレスを指定するためのアドレス信号のビット
数も任意に選定できる。

【００５１】図３において、プリチャージ条件の指定に
供されるアドレス信号Ａ１０は、アドレス信号の他のビ
ットに置き換えることができる。シンクロナスＤＲＡＭ
は、他の各種の動作コマンドを備えることができるし、
各動作コマンドを指定するための起動制御信号の種類及
び論理レベル等の組み合わせも任意である。図４ないし
図７において、各動作モードを実現するためのコマンド
列の種類及び組み合わせは、これらの実施例によって制
約されない。また、シンクロナスＤＲＡＭのコマンドレ
ジスタに充分な記憶容量を用意できる場合には、図４又
は図５のマクロコマンドセット時に、ロウアドレスＲＡ
及びカラムアドレスＣＡならびに入力データ等を予めマ
クロコマンドの一部として入力しておくこともよい。マ
クロコマンドの種類を選択的に指定するためのアドレス
信号は、Ａ０〜Ａ２に限定されない。さらに、書き込み
モード及び読み出しモード以外の動作モードについて
も、同様にマクロコマンド化できることは言うまでもな
い。

【００５２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である画像
システムのフレームメモリとして用いられるシンクロナ
スＤＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、他の各種用途に供さ
れるシンクロナスＤＲＡＭや同様なコマンド形態を採る
各種のメモリ集積回路装置にも適用できる。この発明
は、少なくとも複数のコマンドが所定の組み合わせで時
系列的に連続して入力されることにより選択的に実行さ
れる動作モードを有する半導体記憶装置ならびにこのよ
うな半導体記憶装置を含む装置又はシステムに広く適用
できる。

【００５３】

【発明の効果】（任意的記載事項） 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数のコマンドが所定の組み合わせで時
系列的に連続して入力されることにより選択的に実行さ
れる各種の動作モードを有するシンクロナスＤＲＡＭ等
において、上記動作モードのそれぞれに対応するコマン
ド列を単一のマクロコマンドとして記憶するコマンドレ
ジスタを設けるとともに、これらのマクロコマンドが入
力されることにより対応するコマンド列を順次読み出し
対応する動作モードを選択的に実行する機能を持たせる
ことで、単一のマクロコマンドを入力するだけで、複雑
なコマンド列の入力を必要とする各種動作モードを容易
にかつ選択的に実行しうるシンクロナスＤＲＡＭ等を実
現することができる。この結果、シンクロナスＤＲＡＭ
等のアクセス制御を簡素化し、そのユーザからみた利便
性を高めることができるとともに、シンクロナスＤＲＡ
Ｍ等のテストプログラムを簡素化し、メーカの試験工数
を削減して、その低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック構成図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるマクロ
コマンド制御回路の一実施例を示すブロック構成図であ
る。

【図３】図１のシンクロナスＤＲＡＭが備える動作コマ
ンドの一実施例を示す選択条件図である。

【図４】図１のシンクロナスＤＲＡＭの書き込みモード
に関するマクロコマンドセット時の一実施例を示す信号
波形図である。

【図５】図１のシンクロナスＤＲＡＭの読み出しモード
に関するマクロコマンドセット時の一実施例を示す信号
波形図である。

【図６】図１のシンクロナスＤＲＡＭの書き込みモード
に関するマクロコマンド実行時の一実施例を示す信号波
形図である。

【図７】図１のシンクロナスＤＲＡＭの読み出しモード
に関するマクロコマンド実行時の一実施例を示す信号波
形図である。

【図８】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭの書き込みモード実行時の一例を示
す信号波形図である。

【図９】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭの読み出しモード実行時の一例を示
す信号波形図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ１……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＭＡ……メ
インアンプ、ＤＢＵＳ０〜ＤＢＵＳ７……内部データバ
ス、ＲＢ……ロウアドレスバッファ、ＣＢ……カラムア
ドレスバッファ、ＢＳ……バンク選択回路、ＭＲ……モ
ードレジスタ、ＩＯ……データ入出力回路、ＭＣ……マ
クロコマンド制御回路、ＴＧ……タイミング発生回路。
ＭＣＭＣ……マクロコマンドコントローラ、ＣＲＡ，Ｃ
ＲＲ，ＣＲＣ，ＣＲＷ……コマンドレジスタ、ＲＡＤ…
…コマンドレジスタデコーダ、ＲＷ……コマンドレジス
タ書き込み回路、ＲＲ……コマンドレジスタ読み出し回
路、ＳＬ……コマンドセレクタ。ＣＬＫ……クロック信
号、ＣＫＥ……クロックイネーブル信号、ＭＣＥ……マ
クロコマンドイネーブル信号、ＣＳＢ……チップ選択信
号、ＲＡＳＢ……ロウアドレスストローブ信号、ＣＡＳ
Ｂ……カラムアドレスストローブ信号、ＷＥＢ……ライ
トイネーブル信号、ｃｌｋ……内部クロック信号、ａ１
０……内部アドレス信号、ｒａｓｂ……内部ロウアドレ
スストローブ信号、ｃａｓｂ……内部カラムアドレスス
トローブ信号、ｗｅｂ……内部ライトイネーブル信号。
ＲＡ……ロウアドレス、ＣＡ……カラムアドレス、Ｄｉ
０〜Ｄｉ１……入力データ、Ｄｏ０〜Ｄｏ１……出力デ
ータ。

フロントページの続き (72)発明者 亀井 隆夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のコマンドが所定の組み合わせで時
   系列的に連続して入力されることにより選択的に実行さ
   れる動作モードを有し、かつ上記動作モードのそれぞれ
   に対応する複数のコマンドを単一のマクロコマンドとし
   て記憶しこれらのマクロコマンドが入力されることによ
   り対応する上記動作モードを選択的に実行する機能を有
   することを特徴とする半導体記憶装置。
2. 【請求項２】 上記半導体記憶装置は、上記マクロコマ
   ンドに対応して設けられ所定ビットのアドレス信号によ
   り選択的に指定される複数のコマンドレジスタを具備す
   るものであり、かつ上記コマンドレジスタのそれぞれに
   マクロコマンドに対応する複数のコマンドを書き込むた
   めのマクロコマンドセット機能と、マクロコマンドが入
   力されるとき対応する上記コマンドレジスタに書き込ま
   れた複数のコマンドを順次読み出し実行するためのマク
   ロコマンド実行機能とを有するものであることを特徴と
   する請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、所定のクロック
   信号に従って同期動作するシンクロナスＤＲＡＭであっ
   て、上記マクロコマンドのそれぞれは、起動制御信号が
   所定の組み合わせとされかつ上記所定ビットのアドレス
   信号が対応する組み合わせとされることにより選択的に
   指定・入力されるものであることを特徴とする請求項１
   又は請求項２の半導体記憶装置。