JPH1173773A - 半導体装置 - Google Patents

半導体装置

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JPH1173773A
JPH1173773A JP10177258A JP17725898A JPH1173773A JP H1173773 A JPH1173773 A JP H1173773A JP 10177258 A JP10177258 A JP 10177258A JP 17725898 A JP17725898 A JP 17725898A JP H1173773 A JPH1173773 A JP H1173773A
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JP
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signal
address strobe
bank
memory block
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JP10177258A
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▲じゅん▼盛旭
Seong-Ook Jung
Min-Hwa Jang
張民和
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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  • Engineering & Computer Science (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】改善したシンクロナスDRAMとロジック回路とが
１つのチップに併合された半導体装置を提供する。 【解決手段】複数個のバンクを含み、各バンクが、ロー
アドレスストローブ信号/RASa、/RASbのうち対応するロ
ーアドレスストローブ信号、カラムアドレスストローブ
信号/CASa、/CASbのうち対応するカラムアドレスストロ
ーブ信号、及び書込イネーブル信号/WEa、/WEbのうち対
応する書込イネーブル信号に応答して独立して制御され
るメモリブロック３００と、メモリブロック３００に連
結され、ローアドレスストローブ信号/RASa、/RASb、カ
ラムアドレスストローブ信号/CASa、/CASb、及び書込イ
ネーブル信号/WEa、/WEbを発生する論理ブロック４００
とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に改善したシンクロナスDRAM(Synchronous DRA
M、以下SDRAMとする)とロジック回路とが一つのチップ
に併合された半導体装置、即ちMML(Merged Memory with
Logic)に関する。
【０００２】
【従来の技術】一般に、情報処理及び通信等に用いられ
るシステムは、制御、演算及びインターフェース機能を
実行するロジック半導体装置とデータを貯蔵するメモリ
半導体装置を含んでなる。従来は、通常、別体をなすロ
ジック半導体装置とメモリ半導体装置とがシステムの構
成に使われた。しかし、近来、半導体設計技術及び製造
技術の発展によって、またシステムのコストダウンに対
する要求に応じてロジック半導体装置とメモリ半導体装
置を一つのチップに集積させるための研究がなされつつ
ある。もちろん、過去にもASIC(Application Specific
Integrated Circuit)という名で、ロジック半導体装置
と小容量のSRAMが一つのチップに集積する技術が一般化
されていたが、DRAM、特に大容量の汎用のSDRAMとロジ
ック回路を一つのチップに集積させるMMLに関する技術
は、製造技術の複雑性及び設計技術の不足で未だ一般化
されていない。
【０００３】図1は、複数個のバンクを有する一般のSDR
AMの概略的なブロック図である。なお、図1には、2個の
バンク、即ちAバンク103及びBバンク105を有するSDRAM1
00が示されている。 なお、各図面において、文字列
（例えば、RAS）の上部に線を付した符号は、この明細
書において、文字列（例えば、RAS）の頭部に"/"を付し
た符号（例えば、/RAS）と同一である。
【０００４】図1を参照すると、一般のSDRAM100は、Aバ
ンク103及びBバンク105に対して共通に用いられる命令
入力ピン、即ち１つのローアドレスストローブ信号/RAS
の入力ピンP1、1つのカラムアドレスストローブ信号/CA
Sの入力ピンP2、1つの書込イネーブル信号/WEの入力ピ
ンP3を具備している。
【０００５】また、一般のSDRAM100は、バンク選択ビッ
トBADDRの入力ピンP5を具備しており、バンク選択ビッ
トBADDRの論理状態によってAバンク103またはBバンク10
5が選択される。即ち、命令入力ピンP1、P2、P3に入力
される信号/RAS、/CAS、/WEが、制御部101において、バ
ンク選択ビットBADDRの論理状態によってAバンク103ま
たはBバンク105に対する命令として認識される。また、
一般のSDRAM100では、Aバンク103またはBバンク105をア
ドレッシングするためのアドレスADDR0〜ADDRi、即ちロ
ーアドレス及びカラムアドレスが同一のアドレス入力ピ
ンP40乃至P4iを通じて入力され、チップ内部の制御部10
1でマルチプレックスされる。また、一般のSDRAM100で
は、入力データまたは出力データDQ0〜DQkは、同一のピ
ンP100〜P10kを通じて入出力され、入出力部107でマル
チプレックスされる。
【０００６】図1において、入力ピンP6に入力される信
号CLKはシステムクロックであり、入力ピンP7に入力さ
れる信号CKEはクロックイネーブル信号であり、入力ピ
ンP8に入力される信号/CSはチップ選択信号であり、入
力ピンP9に入力される信号DQMはデータ入出力マスク信
号である。前述した内容は、当業者に広く知られた一般
的な事項である。図2は、図1に示した一般のSDRAMの読
出し動作タイミング図である。
【０００７】
【発明が解決しようとする課題】ところが、一般のSDRA
Mとロジック回路を一つのチップに併合してMMLを構成す
る場合において、MMLの全体的な性能が劣ることが問題
となる。本発明の目的は、改善した高性能SDRAMとロジ
ック回路が1つのチップに併合されたMMLを提供すること
にある。本発明の他の目的は、テストパッド数が少な
く、テスト時間を短縮することができるMMLを提供する
ことにある。本発明のさらに他の目的は、改善した高性
能SDRAMを提供することにある。
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体装置は、複数個のバンクを含み、
前記各バンクが各々のローアドレスストローブ信号、各
々のカラムアドレスストローブ信号、及び各々の書込イ
ネーブル信号に応じて独立して制御されるメモリブロッ
クと、前記メモリブロックに連結され、前記ローアドレ
スストローブ信号、前記カラムアドレスストローブ信
号、及び前記書込イネーブル信号を発生する論理ブロッ
クとを具備することを特徴とする。
【０００８】前記メモリブロックは、例えば、DRAM、特
にSDRAMよりなることが好ましい。また、前記メモリブ
ロックは、前記各バンクに対応するローアドレスストロ
ーブ信号、カラムアドレスストローブ信号、及び書込イ
ネーブル信号を入力として前記各バンクを独立して制御
する制御部を具備することが好ましい。前記メモリブロ
ックのローアドレス及びカラムアドレスは、前記論理ブ
ロックで生成されて、相異なるパスを通じて前記メモリ
ブロックに独立して印加されることが好ましい。前記出
力データのパスと前記入力データのパスは相異なること
が好ましい。
【０００９】前記の他の目的を達成するための本発明に
係る半導体メモリ装置は、前記メモリブロックと、前記
論理ブロックと、前記テスト信号入出力部とを備えるこ
とを特徴とする。
【００１０】前記テスト信号入出力部は、テストパッド
の数を減らすために、テスト時は、外部から印加される
バンク選択信号を受けて前記メモリブロックに伝達し、
前記メモリブロックが発生した信号を外部に直接伝達す
ることが好ましい。前記テスト信号入出力部は、テスト
命令入力部、テストアドレス入力部、及びテストデータ
入出力部のうち少なくともいずれか１つを具備すること
が好ましい。
【００１１】前記テスト命令入力部は、テスト時は、外
部から印加されるバンク選択信号に応答して外部から印
加される第1、第2、及び第3入力信号を受けて、これを
選択されるバンクのローアドレスストローブ信号、カラ
ムアドレスストローブ信号、及び書込イネーブル信号と
して各々前記メモリブロックに伝達することが好まし
い。前記テストアドレス入力部は、ローアドレスパス及
びカラムアドレスパスに共通に連結され、テスト時は、
外部から順次に入力されるローアドレス及びカラムアド
レスを前記ローアドレスパス及び前記カラムアドレスパ
スに各々伝達することが好ましい。前記テストデータ入
出力部は、入力データパス及び出力データパスに共通に
連結され、テスト時は、外部から入力される入力データ
を前記入力データパスに伝達し、前記メモリブロックか
ら前記出力データパスに伝達された出力データを外部に
伝達することが好ましい。前記のさらに他の目的を達成
するための本発明に係る半導体メモリ装置は、メモリセ
ルを含む複数個のバンクと、前記各バンクに対応して外
部から相異なるピンを通じて入力される各々のローアド
レスストローブ信号、各々のカラムアドレスストローブ
信号、及び各々の書込イネーブル信号に応答して前記各
バンクを独立的に制御する制御部とを具備することを特
徴とする。
【００１２】前記バンクに対するローアドレス及びカラ
ムアドレスは、外部から相異なるピンを通じ入力される
ことが好ましい。前記バンクから読出される出力データ
と前記バンクに書込まれる入力データは相異なるピンを
通じて入出力されることが好ましい。
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
【００１３】図3に示すように、本発明の好適な実施の
形態に係るMMLは、一般の汎用のSDRAMを改善したメモリ
ブロック300と論理ブロック400とを具備する。
【００１４】メモリブロック300は、メモリセルを含む
複数個のバンク、例えばAバンク303及びBバンク305と、
制御部301と、入出力部307と、不図示の種々の一般的な
周辺回路を含む。汎用のSDRAMでは、1つのローアドレス
ストローブ信号/RASパス、1つのカラムアドレスストロ
ーブ信号/CASパス、及び１つの書込イネーブル信号/WE
パスが複数個のバンクに対して共通に使われる。一方、
この実施の形態では、これらの各命令信号が各バンク30
3及び305のために分離されて論理ブロック400からメモ
リブロック300に供給される。
【００１５】これにより、各バンク303及び305は、論理
ブロック400で発生する命令信号であるローアドレスス
トローブ信号/RASa、/RASb、カラムアドレスストローブ
信号/CASa、/CASb、及び書込イネーブル信号/WEa、/WEb
により独立して制御される。即ち、Aバンク303は、ロー
アドレスストローブ信号/RASa、カラムアドレスストロ
ーブ信号/CASa、及び書込イネーブル信号/WEaにより制
御され、Bバンクは、ローアドレスストローブ信号/RAS
b、カラムアドレスストローブ信号/CASb、及び書込イネ
ーブル信号/WEbにより制御される。
【００１６】また、汎用のSDRAMでは、各々1つのパッド
により束ねられているロー/カラムアドレスパスが、こ
のメモリブロック300では、ローアドレスパス及びカラ
ムアドレスパスとに分離されている。具体的には、メモ
リブロック300のローアドレスRADDR[0:i]及びカラムア
ドレスCADDR[0:j]は、論理ブロック400で生成されて、
各々のパスを通じてメモリブロック300に独立して印加
される。
【００１７】また、汎用のSDRAMでは、各々1つのパッド
により束ねられている入出力データパスも、このメモリ
ブロック300では、各々のパスに分離されている。具体
的には、入力データDIN[0:k]は、論理ブロック400で生
成されて入力データパスを通じてメモリブロック300に
入力され、出力データDOUT[0:k]は、メモリブロック300
から読出されて入力データパスとは異なる出力データパ
スを通じて論理ブロック400に伝達される。さらに説明
すると、メモリブロック300の制御部301は、各々のロー
アドレスストローブ信号/RASa、/RASb、各々のカラムア
ドレスストローブ信号/CASa、/CASb、各々の書込イネー
ブル信号/WEa、/WEb、ローアドレスRADDR[0:i]及びカラ
ムアドレスCADDR[0:j]を入力として、Aバンク303及びB
バンク305を独立的に制御する。前記入力データDIN[0:
k]及び前記出力データDOUT[0:k]は前記メモリブロック3
00の入出力部307でタイムマルチプレックスされる。
【００１８】即ち、書込み動作時は、入力データDIN[0:
k]は、入出力部307を通してAバンク303及びBバンク305
のうち選択されるバンクに書込まれる。また、読出し動
作時は、出力データDOUT[0:k]は、Aバンク303及びBバン
ク305のうち選択されるバンクから読出されて入出力部3
07を通じて論理ブロック400に伝達される。
【００１９】なお、図3において、信号CLKはシステムク
ロックであり、信号CKEはクロックイネーブル信号であ
り、信号DQMはデータ入出力マスク信号である。論理ブ
ロック400は、アプリケーションによって様々な論理回
路で多様に構成され、例えば、メモリブロック300に対
する制御、演算及びインタフェース機能を有する。特
に、論理ブロック400は、ローアドレスストローブ信号/
RASa、/RASb、カラムアドレスストローブ信号/CASa、/C
ASb、書込イネーブル信号/WEa、/WEb、ローアドレスRAD
DR[0:i]及びカラムアドレスCADDR[0:j]を発生し、入力
データDIN[0:k]及び出力データDOUT[0:k]をメモリブロ
ック300とやり取りする。
【００２０】また、メモリブロック300は、必要に応じ
て単体のチップとして設計及び製造され得る。この場
合、命令信号、即ち、ローアドレスストローブ信/RAS
a、/RASb、カラムアドレスストローブ信号/CASa、/CAS
b、書込イネーブル信号/WEa、/WEbは、チップ外部から
印加される。また、この場合、ローアドレスRADDR[0:i]
及びカラムアドレスCADDR[0:j]、入力データDIN[0:k]、
システムクロックCLK、クロックイネーブル信号CKE、デ
ータ入出力マスク信号DQMもチップ外部から印加される。
また、この場合、出力データDOUT[0:k]はチップ外部に
出力される。従って、メモリブロック300が独立して単
体のチップとして設計される時は、入力信号に対応する
入力ピンP1乃至P6、P70乃至P7i、P80乃至P8j、P90乃至P
9k、P11乃至P13と、出力信号DOUT[0:k]に対応する出力
ピンP100乃至P10kが備えられる。
【００２１】図4は、図3に示したメモリブロック300の
読出し動作タイミング図である。
【００２２】図4のタイミング図を参照して図3に示した
メモリブロック300の読出し動作を簡単に説明する。ま
ずクロックイネーブル信号CKEが論理"ハイ"、即ちアク
ティブにされた状態でシステムクロックCLKが入力され
る。次に、Aバンク303に対する書込イネーブル信号/WEa
が論理"ハイ"、即ちインアクティブにされた状態でシス
テムクロックCLKのサイクル0でAバンク303に対するロー
アドレスストローブ信号/RASaが論理"ロー"になり、こ
の時、ローアドレスRADDR[0:i]が入力されると、それは
Aバンク303のローアドレスRAaとして認識される。これ
に従ってローアドレスRAaに該当するAバンク303のロー
がアクティブにされる(T1)。
【００２３】所定の時間が経過した後、システムクロッ
クCLKのサイクル3でAバンク303に対するカラムアドレス
ストローブ信号/CASaが論理"ロー"になり、この時、カ
ラムアドレスCADDR[0:j]が順次に入力されると、それは
Aバンク303のカラムアドレスCAa、CAb、CAc、CAdとして
認識される。これにより、カラムアドレスCAa、CAb、CA
c、Cadに該当するAバンク303のカラムが順次にアクティ
ブにされてAバンクの読出し動作が開始される(T2)。従
って、Aバンクのメモリセルから読出された出力データQ
Aa、Qab、QAc、QAdが入出力部307を経由して順次に出力
されて論理ブロック400に伝達される。
【００２４】Aバンクの読出し動作が進行して所定の時
間が経過した後に、システムクロックCLKのサイクル17
でローアドレスストローブ信号/RASaが再び論理"ロー"
になり、また、書込イネーブル信号/WEaが論理"ロー"、
即ちアクティブにされると、Aバンクは先充電動作を開
始する。
【００２５】また、Bバンク305に対する書込イネーブル
信号/WEbが論理"ハイ"、即ちインアクティブにされた状
態で、システムクロックCLKのサイクル3でBバンク305に
対するローアドレスストローブ信号/RASbが論理"ロー"
になり、この時、ローアドレスRADDR[0:i]が入力される
と、それはBバンク305のローアドレスRAbとして認識さ
れる。これにより、ローアドレスRAbに該当するBバンク
305のローがアクティブにされる(T2)。次に、所定の時間
が経過した後、システムクロックCLKのサイクル7におい
てBバンク305に対するカラムアドレスストローブ信号/C
ASbが論理"ロー"になり、この時、カラムアドレスCADDR
[0:j]が順次に入力されると、それはBバンク305のカラ
ムアドレスCBe、CBf、CBg、CBhとして認識される。これ
により、カラムアドレスCBe、CBf、CBg、CBhに該当する
Bバンク305のカラムが順次にアクティブにされてBバン
クの読出し動作が開始される(T3地点)。従って、Bバン
クのメモリセルから読出された出力データQBe、QBf、QB
g、QBhが入出力部307を経由して順次に出力されて論理
ブロック400に伝達される。
【００２６】Bバンクの読出し動作が進行して所定の時
間が経過した後に、システムクロックCLKのサイクル15
においてローアドレスストローブ信号が再度論理"ロー"
になり、また、書込イネーブル信号/WEbが論理"ロー"、
即ちアクティブにされると、Bバンクは先充電動作を開
始する。
【００２７】以上のように、図3に示したメモリブロッ
ク300では、各バンクは、命令信号である各々のローア
ドレスストローブ信号/RASa、/RASb、各々のカラムアド
レスストローブ信号/CASa、/CASb、各々の書込イネーブ
ル信号/WEa、/WEbにより独立して制御される。即ち、Aバ
ンク303の活性化、読出し動作、先充電動作は、ローア
ドレスストローブ信号/RASa、カラムアドレスストロー
ブ信号/CASa、及び書込イネーブル信号/WEaにより制御
され、一方、Bバンク305の活性化、読出し動作、先充電
動作は、ローアドレスストローブ信号/RASb、カラムア
ドレスストローブ信号/CASb、及び書込イネーブル信号/
WEbにより制御される。
【００２８】この構成により、図3に示したメモリブロ
ック300は、図1に示した一般のSDRAMに比べて表1に示す
ように性能が大きく向上する。従って、メモリブロック
300と論理ブロック400を1つのチップに併合したMMLの全
体的な性能を大きく向上させることができる。
【００２９】
【表１】
【００３０】表1において、Aはアクティブ命令、Fはリ
フレッシュ命令、Pは先充電命令、Rは読出命令、Wは書
込命令を示す。また、表1の数字は、システムクロックC
LKのサイクル数を示し、例えばA→Pが1ということは、A
バンク及びBバンク中のいずれか1つにアクティブ命令が
印加され、他のバンクに先充電命令が印加されるまでに
クロックCLKの1サイクルを要することを意味する。
【００３１】表1から明らかなように、一般のSDRAMで
は、1つのバンクに所定の命令が印加されてから他のバ
ンクに所定の命令が印加されるまでに1クロックサイク
ルを要するが、この実施の形態に係るMMLのメモリブロ
ックでは、1クロックサイクルも要しない。即ち、各バ
ンクに同時に命令を印加することができるため、性能が
大きく向上する。
【００３２】以下、この実施の形態に係るMMLのメモリ
ブロック300を効率的にテストするための回路について
説明する。この実施の形態に係るMMLのメモリブロック3
00を直接アクセスしてテストするためには、テスト時に
外部のテスタと直接連結されるテストパッドを全信号パ
スに連結する必要がある。しかし、メモリブロック300
の信号パスは、各バンク用として独立して設けられてい
るため、全信号パスにテストパッドを連結させると、必
要なパッド数が非常に多くなる。この場合、チップサイ
ズが大きくなり、テスタで並列して同時にテストできる
チップの数が減ることになる。これは、単位時間内にテ
ストできるチップの数を減少させ、全体のテスト時間が
増加させる。そこで、テストパッドの数を減らす方法が
必要である。
【００３３】図5は、本発明の好適な実施の形態に係る
テスト信号入出力部を備えるMMLのブロック図である。
図5に示すように、このMMLは、メモリブロック600、論
理ブロック700、テスト信号入出力部500a、500b、500c
を具備する。メモリブロック600及び論理ブロック700
は、図3に示すメモリブロック300及び論理ブロック400
と同一である。テスト信号入出力部500a、500b、500c
は、テストパッドの数を減らすための回路であって、テ
スト時に外部から直接印加される信号を受けてメモリブ
ロック600に伝達し、メモリブロック600から発生した信
号を外部に直接伝達する。テスト信号入出力部は、テス
ト命令入力部500a、テストアドレス入力部500b及びテス
トデータ入出力部500cのうち少なくとも1つを含む。テ
スト命令入力部500aは、テスト時に外部から印加される
バンク選択信号BSに応答して、外部から印加される第
1、第2及び第3入力信号TIN1、TIN2及びTIN3を入力し、
これを各々選択されるバンクのローアドレスストローブ
信号/RASaまたは/RASb、カラムアドレスストローブ信号
/CASaまたは/CASb、及び書込イネーブル信号/WEaまたは/
WEbとして各々メモリブロック600に伝達する。
【００３４】より具体的には、テスト命令入力部500a
は、第1乃至第4テストパッド5a1、5a2、5a3、5a4と第1
乃至第3デマルチプレクサ5a5、5a6、5a7とを有する。第
1乃至第4テストパッド5a1、5a2、5a3、5a4には、テスト
時に外部から第1、第2、第3入力信号TIN1、TIN2、TIN3
及びバンク選択信号BSが各々印加される。第1デマルチ
プレクサ5a5は、バンク選択信号BSに応答して第1入力信
号TIN1を入力して、これを選択されるバンクのローアド
レスストローブ信号/RASaまたは/RASbとしてメモリブロ
ック600に伝達する。第2デマルチプレクサ5a6は、バン
ク選択信号BSに応答して第2入力信号TIN2を入力して、
これを選択されるバンクのカラムアドレスストローブ信
号/RASaまたは/RASbとしてメモリブロック600に伝達す
る。第3デマルチプレクサ5a7は、バンク選択信号BSに応
答して第3入力信号TIN3を入力して選択されるバンクの
書込イネーブル信号/WEaまたは/WEbとしてメモリブロッ
ク600に伝達する。
【００３５】テストアドレス入力部500bは、ローアドレ
スRADDR[0:i]パス及びカラムアドレスCADDR[0:j]パスに
共通に連結され、テスト時に外部からアドレスTADDRが
印加される第5テストパッド5b1を含む。テストアドレス
入力部500bは、テスト時に第5テストパッド5b1に印加さ
れるアドレスTADDRをローアドレスRADDR[0:i]パス及び
カラムアドレスCADDR[0:j]パスに各々伝達する。テスト
データ入出力部500cは、入力データDIN[0:k]パス及び出
力データDOUT[0:k]パスに共通に連結され、テスト時に
外部から入力されるデータを入力データDIN[0:k]パスに
伝達し、また、メモリブロック600から出力データDOUT
[0:k]パスに伝達されるデータを外部に伝達する。より
具体的には、テストデータ入出力部500cは、出力バッフ
ァ5c1及び入力バッファ5c2よりなる双方向バッファと、
出力バッファ5c1の出力端と入力バッファ5c2の入力端に
共通に連結された第6テストパッド5c3とを有する。出力
バッファ5c1は、メモリブロック600で生成される制御信
号READに応答して、出力データDOUT[0:k]パスに伝達さ
れたデータをバッファリングして第6テストパッド5c3を
通じて外部に出力する。入力バッファ5c2は、第6テスト
パッド5c3を通して入力されるデータをバッファリング
して入力データDIN[0:k]パスに出力する。以上のよう
に、テスト信号入出力部500a、500b、500cを具備するMM
Lは、2つのローアドレスストローブ信号パス、2つのカ
ラムアドレスストローブ信号パス、及び2つの書込イネ
ーブル信号パスを、各々テスト命令入力部500aの第1、
第2及び第3デマルチプレクサ5a1、5a2及び5a3により各
々第1、第2及び第3テストパッド5a1、5a2及び5a3に併合
することによって、テストパッドの数を削減することが
できる。また、ローアドレスパス及びカラムアドレスパ
スをテストアドレス入力部500bの第5テストパッド5b1に
併合することによって、アドレス入力のためのテストパ
ッドの数を半分に削減することができる。また、入力デ
ータパス及び出力データパスをテストデータ入出力部50
0cの第6テストパッド5c3に併合することによってデータ
入出力のためのテストパッドの数を半分に削減すること
ができる。以上のように、本発明の好適な実施の形態に
係るMMLによれば、一般のSDRAMに比べて性能が大きく向
上したメモリブロックを搭載することによって、全体的
な性能が大きく向上する。
【００３６】また、本発明の好適な実施の形態に係るMM
Lによれば、信号線を効率的に併合するテスト信号入出
力部を具備することによって、テストパッドの数が削減
され、また、テスト時間が短縮される。以上、本発明を
特定の実施の形態を挙げて説明したが、本発明は該特定
の実施の形態に限定されず、本発明の技術的思想の範囲
内において様々な変形をなし得る。
【００３７】
【発明の効果】本発明によれば、例えば、メモリブロッ
クと論理ブロックとを具備する半導体メモリ装置におけ
る処理を高速化することができる。
【００３８】
【図面の簡単な説明】
【図１】一般のSDRAMの概略的なブロック図である。
【図２】図1に示すSDRAMの読出し動作のタイミング図で
ある。
【図３】本発明の好適な実施の形態に係るMMLのブロッ
ク図である。
【図４】図3に示すMMLにおけるメモリブロックの読出し
動作のタイミング図である。
【図５】本発明の好適な実施の形態に係るテスト信号入
出力部を具備するMMLのブロック図である。
【符号の説明】
300、600 メモリブロック 301 制御部 303 Aバンク 305 Bバンク 307 入出力部 400、700 論理ブロック 500a、500b、500c テスト信号入出力部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数個のバンクを含み、前記各バンク
    が、複数個のローアドレスストローブ信号のうち対応す
    るローアドレスストローブ信号、複数個のカラムアドレ
    スストローブ信号のうち対応するカラムアドレスストロ
    ーブ信号、及び、複数個の書込イネーブル信号のうち対
    応する書込イネーブル信号に応じて独立して制御される
    メモリブロックと、 前記メモリブロックに連結され、前記複数個のローアド
    レスストローブ信号、前記複数個のカラムアドレススト
    ローブ信号、及び、前記複数個の書込イネーブル信号を
    発生する論理ブロックと、 を具備することを特徴とする半導体装置。
  2. 【請求項２】 前記メモリブロックは、DRAMを含むこと
    を特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記DRAMは、シンクロナスDRAMであるこ
    とを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記メモリブロックは、前記各バンクに
    対応するローアドレスストローブ信号、カラムアドレス
    ストローブ信号及び書込イネーブル信号に応答して前記
    各バンクを独立的に制御する制御部を有することを特徴
    とする請求項１に記載の半導体装置。
  5. 【請求項５】 前記論理ブロックは、前記メモリブロッ
    クのローアドレス及びカラムアドレスを発生し、前記ロ
    ーアドレス及びカラムアドレスは、相異なるパスを通じ
    て独立に前記メモリブロックに印加されることを特徴と
    する請求項１に記載の半導体装置。
  6. 【請求項６】 前記メモリブロックは、出力データを前
    記論理ブロックに供給し、前記論理ブロックは、入力デ
    ータを前記メモリブロックに供給することを特徴とする
    請求項１に記載の半導体装置。
  7. 【請求項７】 前記出力データのパスと前記入力データ
    のパスは相異なることを特徴とする請求項６に記載の半
    導体装置。
  8. 【請求項８】 複数個のローアドレスストローブ信号の
    うち対応するローアドレスストローブ信号、複数個のカ
    ラムアドレスストローブ信号のうち対応するカラムアド
    レスストローブ信号、及び、複数個の書込イネーブル信
    号のうち対応する書込イネーブル信号により独立して制
    御される複数個のバンクを含み、ローアドレス及びカラ
    ムアドレスが相異なるパスを通じて各々入力され、ま
    た、入力データ及び出力データが相異なるパスを通じて
    各々入出力されるメモリブロックと、 前記メモリブロックに連結され、正常動作時に、前記ロ
    ーアドレスストローブ信号、前記カラムアドレスストロ
    ーブ信号、前記書込イネーブル信号、前記ローアドレス
    及びカラムアドレスを発生し、前記入力データ及び出力
    データを前記メモリブロックとの間で相互にやり取りす
    る論理ブロックと、 テスト時に、外部から直接印加される信号を受けて前記
    メモリブロックに伝達し、前記メモリブロックから発生
    した信号を外部に直接伝達するテスト信号入出力部とを
    具備し、 前記テスト信号入出力部が、 テスト時に外部から印加されるバンク選択信号に応答し
    て、外部から印加される第1、第2、及び第3入力信号を
    入力して、これを選択されるバンクのローアドレススト
    ローブ信号、カラムアドレスストローブ信号及び書込イ
    ネーブル信号として各々前記メモリブロックに伝達する
    テスト命令入力部と、 前記ローアドレスパス及び前記カラムアドレスパスに共
    通に連結され、テスト時に外部から順次に入力されるロ
    ーアドレス及びカラムアドレスを前記ローアドレスパス
    及び前記カラムアドレスパスに各々伝達するテストアド
    レス入力部と、 前記入力データパス及び前記出力データパスに共通に連
    結され、テスト時に、外部から入力される入力データを
    前記入力データパスに伝達し、前記メモリブロックから
    前記出力データパスに伝達される出力データを外部に伝
    達するテストデータ入出力部と、 のうち少なくともいずれか１つを具備することを特徴と
    する半導体装置。
  9. 【請求項９】 前記テスト命令入力部は、テスト時に、
    前記第1、第2、第3入力信号及び前記バンク選択信号が
    各々印加される第1乃至第4テストパッドと、 前記バンク選択信号に応答して前記第1入力信号を入力
    して、これを前記選択されるバンクのローアドレススト
    ローブ信号として前記メモリブロックに伝達する第1デ
    マルチプレクサと、 前記バンク選択信号に応答して前記第2入力信号を入力
    して、これを前記選択されるバンクのカラムアドレスス
    トローブ信号として前記メモリブロックに伝達する第2
    デマルチプレクサと、 前記バンク選択信号に応答して前記第3入力信号を入力
    して、これを前記選択されるバンクの書込イネーブル信
    号として前記メモリブロックに伝達する第3デマルチプ
    レクサと、 を具備することを特徴とする半導体装置。
  10. 【請求項１０】 前記テストアドレス入力部は、前記ロ
    ーアドレスパス及び前記カラムアドレスパスに共通に連
    結され、テスト時に、前記ローアドレス及びカラムアド
    レスが印加される第5テストパッドを具備することを特
    徴とする請求項８に記載の半導体装置。
  11. 【請求項１１】 前記テストデータ入出力部は、 制御信号に応答して前記出力データパスに伝達された前
    記出力データをバッファリングする出力バッファと、前
    記外部から入力される入力データをバッファリングして
    前記入力データパスに出力する入力バッファとを含む双
    方向バッファと、 前記出力バッファの出力端と前記入力バッファの入力端
    に共通に連結された第6テストパッドとを具備し、 テスト時は、前記第6テストパッドを通じて前記入力デ
    ータ及び出力データが入出力されることを特徴とする請
    求項８に記載の半導体装置。
  12. 【請求項１２】 前記制御信号は、前記メモリブロック
    が発生する信号であることを特徴とする請求項１１に記
    載の半導体装置。
  13. 【請求項１３】 前記メモリブロックは、DRAMを含むこ
    とを特徴とする請求項８に記載の半導体装置。
  14. 【請求項１４】 前記DRAMは、シンクロナスDRAMである
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 【請求項１５】 前記メモリブロックは、前記各バンク
    に対応するローアドレスストローブ信号、カラムアドレ
    スストローブ信号及び書込イネーブル信号に応答して前
    記各バンクを独立して制御する制御部を具備することを
    特徴とする請求項８に記載の半導体装置。
  16. 【請求項１６】 メモリセルを含む複数個のバンクと、 前記各バンクに対応して外部から相異なるピンを通じて
    入力される各々のローアドレスストローブ信号、各々の
    カラムアドレスストローブ信号、及び各々の書込イネー
    ブル信号に応答して前記各バンクを独立して制御する制
    御部と、 を具備することを特徴とする半導体メモリ装置。
  17. 【請求項１７】 前記バンクに対するローアドレス及び
    カラムアドレスは、外部から相異なるピンを通じて入力
    されることを特徴とする請求項１６に記載の半導体メモ
    リ装置。
  18. 【請求項１８】 前記バンクから読出される出力データ
    と前記バンクに書込まれる入力データは、相異なるピン
    を通じて入出力されることを特徴とする請求項１６に記
    載の半導体メモリ装置。
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