KR100265758B1

KR100265758B1 - 반도체장치의 병합된 데이터 입출력 회로 및 방법

Info

Publication number: KR100265758B1
Application number: KR1019970037351A
Authority: KR
Inventors: 곽진석
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-08-05
Filing date: 1997-08-05
Publication date: 2000-09-15
Also published as: JPH1166892A; TW375826B; KR19990015318A; JP3681892B2; US5848016A

Abstract

사용되는 비교기 개수가 크게 감소됨으로써, 많은 내부 데이터 입출력(DQ)를 갖는 반도체장치에서 레이아웃 면적이 증가하는 것을 방지할 수 있는 병합된 DQ(Merged DQ, MDQ) 회로 및 방법이 개시된다. 상기 MDQ 회로는, 멀티플렉서와, 레지스터와, 비교기와, 비교결과 저장 레지스터, 및 입출력버퍼를 구비하는 것을 특징으로 한다. 상기 멀티플렉서는 동일한 하나의 메모리블락으로부터 독출되는 출력데이터들을 순차적으로 하나씩 선택하여 출력한다. 상기 레지스터는 상기 멀티플렉서에서 출력되는 첫 번째 출력데이터를 저장한다. 상기 비교기는 상기 멀티플렉서의 출력과 상기 레지스터의 출력을 비교한다. 상기 비교결과 저장 레지스터는 상기 비교기의 출력과 자신의 출력을 논리곱하여 그 결과를 다시 저장한다. 상기 입출력버퍼는 제어신호와 상기 비교결과 저장 레지스터의 출력을 논리곱한 신호에 응답하여 상기 레지스터의 출력을 하나의 대표 DQ 패드로 출력한다.

Description

반도체장치의 병합된 데이터 입출력 회로 및 방법

본 발명은 반도체장치에 관한 것으로, 특히 반도체장치의 병합된 데이터 입출력(Merged DQ, 이하 MDQ라 함) 회로 및 방법에 관한 것이다.

반도체 메모리장치에서는 근래에 DQ 수가 증가됨으로써 데이터 전달속도, 즉 대역폭(Bandwidth)이 증가되고 있다. 이에 따라 DQ 수가 한 개인 X1 제품은 사라지고 X4 및 X8 제품이 주종을 이루고 있으며, 근래에는 바이트 와이드(Byte Wide) 제품인 X16 제품도 널리 사용되고 있다. 그런데 테스트시 DQ 수는 동시에 테스트할 수 있는 메모리장치의 수와 상관관계가 있으며, 즉 동시에 테스트할 수 메모리장치의 수는 DQ 수에 반비례하게 된다. 결국 DQ 수가 많으면 동시에 테스트할 수 있는 반도체 메모리장치의 수가 감소되어 테스트시간이 증가하게 된다.

따라서 동시에 테스트할 수 있는 메모리장치의 수를 증가시키기 위해, 예컨데 X16 제품을 X4로 테스트하는 감소된 DQ 스킴(Reduced DQ Scheme)이 사용되거나 또는 몇 개의 DQ를 비교하여 하나의 DQ로 할당하는 MDQ 스킴이 사용되고 있다. 그러나 상기 감소된 DQ 스킴의 경우에는 칩 내에 X4 및 X16이 본딩옵션(Bonding Option)에 의해 선택될 수 있도록 설계되어야 한다. 또한 상기 MDQ 스킴의 경우에는 칩 내부의 여러개의 데이터 입출력라인, 즉 여러개의 내부 DQ를 한 개의 대표 DQ로 병합하기 위해 여러개의 비교기가 사용된다.

특히 상기 MDQ 스킴에서는, 병합되는 내부 DQ 수가 적을 경우에는 문제가 되지 않지만 근래에 대용량의 메모리와 로직이 하나의 칩에 병합되는 MML(Merged Memory with Logic)에서와 같이 내부 DQ 수가 매우 많은 경우에는 비교기의 개수가 크게 증가하게 되어 문제가 된다. 예컨데 내부 DQ가 256개이고 테스트장비에서 병렬 테스트의 제한으로 인하여 외부의 대표 DQ를 8개로 구성해야할 경우, 1개의 대표 DQ에 32개의 내부 DQ가 병합되어야 한다. 이에 따라 32개의 내부 DQ를 모두 비교하여 1개의 대표 DQ로 병합하기 위해서는 31개의 1비트 비교기가 필요하게 되며, 결국 248개의 1비트 비교기가 필요하게 된다. 따라서 상기 MDQ 스킴은 내부 DQ 수가 증가할수록 레이아웃 면적이 커지는 단점이 있다.

도 1은 종래의 MDQ 회로의 회로도이다. 여기에서는 4개의 내부 DQ를 1개의 대표 DQ로 병합하는 경우가 도시되어 있다. 도 1을 참조하면, 상기 종래의 회로는 4개의 내부 DQ(Dout0 내지 Dout3)를 1개의 대표 DQ(111)로 병합하기 위해 3개의 비교기(101,103,105)와, 1개의 앤드게이트(107)과, 1개의 입출력버퍼(109)를 구비하는 것을 알 수 있다.

따라서 본 발명의 목적은, 비교기 개수가 크게 감소되는 반도체장치의 MDQ 회로를 제공하는 데 있다.

본 발명의 다른 목적은, 비교기 개수를 크게 감소시킬 수 있는 반도체장치의 MDQ 방법을 제공하는 데 있다.

도 1은 종래의 MDQ 회로의 회로도

도 2는 본 발명의 실시예에 따른 MDQ 회로의 회로도

도 3은 도 2에 도시된 MDQ 회로의 동작 타이밍도

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 MDQ 회로는, 멀티플렉서와, 레지스터와, 비교기와, 비교결과 저장 레지스터, 및 입출력버퍼를 구비하는 것을 특징으로 한다.

상기 멀티플렉서는 동일한 하나의 메모리블락으로부터 독출되는 출력데이터들을 순차적으로 하나씩 선택하여 출력한다. 상기 레지스터는 상기 멀티플렉서에서 출력되는 첫 번째 출력데이터를 저장한다. 상기 비교기는 상기 멀티플렉서의 출력과 상기 레지스터의 출력을 비교한다. 상기 비교결과 저장 레지스터는 상기 비교기의 출력과 자신의 출력을 논리곱하여 그 결과를 다시 저장한다. 상기 입출력버퍼는 제어신호와 상기 비교결과 저장 레지스터의 출력을 논리곱한 신호에 응답하여 상기 레지스터의 출력을 하나의 대표 DQ 패드로 출력한다.

상기 비교결과 저장 레지스터는 출력이 논리"하이"로 초기화된다. 상기 제어신호는 상기 비교기에서 비교된 최종결과가 상기 비교결과 저장 레지스터의 출력이 된 후에 활성화된다.

또한 상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 MDQ 방법은, 동일한 하나의 메모리블락으로부터 독출되는 출력데이터들을 순차적으로 하나씩 선택하는 단계와, 상기 첫 번째 선택되는 출력데이터를 저장하는 단계와, 상기 두 번째부터 마지막까지 선택되는 출력데이터들을 상기 저장된 첫 번째 출력데이터와 순차적으로 비교하는 단계와, 상기 비교결과와 이전에 저장된 값을 논리곱하여 그 결과를 순차적으로 다시 저장하는 단계와, 상기 마지막으로 논리곱된 최종결과가 저장된 후에 활성화되는 제어신호를 발생시키는 단계, 및 상기 제어신호와 상기 저장된 결과를 논리곱하고 그 결과에 응답하여 상기 저장된 첫 번째 출력데이터를 하나의 대표 DQ 패드로 출력시키는 단계를 구비하는 것을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 2는 본 발명의 실시예에 따른 반도체장치의 MDQ 회로의 회로도로서, 이는 본 발명에 따른 MDQ 방법을 수행한다. 도 2에 도시된 MDQ 회로는 동일한 하나의 메모리블락으로부터 독출되는 N개의 출력데이터들, 즉 N개의 내부 DQ를 병합하여 하나의 대표 DQ로 출력하는 회로이다.

도 2를 참조하면, 상기 본 발명의 실시예에 따른 MDQ 회로는, 멀티플렉서(201)과, 1비트 레지스터(203)과, 1비트 비교기(205)와, 비교결과 저장 레지스터(209)와, 입출력버퍼(213), 및 앤드게이트들(207,211)을 구비한다.

상기 멀티플렉서(201)은 동일한 하나의 메모리블락으로부터 독출되는 N개의 출력데이터들(Dout 0 내지 Dout N-1), 즉 N개의 내부 DQ를 선택 제어신호(MCONT)에 응답하여 순차적으로 하나씩 선택하여 출력신호(Mout)로서 출력한다. 상기 선택 제어신호(MCONT)는, 상기 반도체장치 내부에 존재하는 소정의 카운터(도시되지 않았음)나 또는 패드(도시되지 않았음)로부터 직접 입력되는 어드레스가 디코딩된 신호이며, 상기 선택 제어신호(MCONT)는 복수비트로 구성된다. 또한 상기 선택 제어신호(MCONT)는 클락(CLK)의 매 싸이클마다 순차적으로 증가하도록 발생된다.

상기 1비트 레지스터(203)은 제어신호(CONT0)에 의해 제어되고 클락(CLK)에 응답하여 상기 멀티플렉서(201)에서 출력되는 첫 번째 출력데이터(Dout0)를 저장하고 출력신호(Rout)로서 출력한다. 상기 첫 번째 출력데이터(Dout0)를 상기 1비트 레지스터(203)에 저장하는 이유는, 상기 N개의 출력데이터들(Dout 0 내지 Dout N-1)을 모두 비교하여 이들이 모두 동일할 때, 즉 병합된 결과가 트루(True)일 때 상기 1비트 레지스터(203)에 저장된 상기 첫 번째 출력데이터(Dout0)를 대표 DQ 패드(215)를 통해 외부로 출력하기 위한 것이다.

상기 비교기(205)는 상기 멀티플렉서의 출력신호(Mout)과 상기 1비트 레지스터의 출력신호(Rout)을 비교하여 출력신호(Cout)로서 출력한다. 즉 상기 비교기(205)는 상기 멀티플렉서(201)에서 두 번째부터 마지막까지 출력되는 출력데이터들(Dout 1 내지 Dout N-1)과 상기 레지스터(203)에 저장된 상기 첫 번째 출력데이터(Dout0)를 비교하여 출력신호(Cout)로서 출력한다.

상기 비교결과 저장 레지스터(209)는 상기 비교기의 출력신호(Cout)와 자신의 출력신호(Xout)를 상기 낸드게이트(207)에서 논리곱한 결과(Aout)을 제어신호들(CONT1 내지 CONTN-1)에 응답하여 다시 저장한다. 이때 상기 비교결과 저장 레지스터(209)는 초기에 출력이 논리"하이"로 초기화된다.

상기 입출력버퍼(213)은 제어신호(TRST)와 상기 비교결과 저장 레지스터의 출력신호(Xout)을 상기 앤드게이트(211)에서 논리곱한 신호에 응답하여 상기 1비트 레지스터의 출력신호(Rout)을 하나의 대표 DQ 패드(215)로 출력한다. 상기 제어신호(TRST)는 상기 1비트 비교기(205)에서 비교된 최종결과가 상기 비교결과 저장 레지스터(209)의 출력이 된 후에 활성화되도록 발생된다.

도 3은 도 2에 도시된 MDQ 회로의 동작 타이밍도이다. 여기에서는 내장된 메모리블락이 싱크로너스 디램이고 버스트길이가 1이며 CAS 레이턴시가 2인 경우를 나타낸다.

이하 도 3의 타이밍도를 참조하여 도 2에 도시된 본 발명에 따른 MDQ 회로의 동작을 설명하겠다. 먼저 반도체장치에 독출명령(READ)가 인가되면 소정의 동일한 하나의 메모리블락으로부터 출력데이터들(Dout, 즉 Dout 0 내지 Dout N-1)이 나온다. 상기 출력데이터들(Dout)는 새로운 독출명령(READ)가 인가되어 데이터가 바뀌기 전까지는 최종으로 독출된 데이터를 그대로 유지한다. 상기 멀티플렉서(201)은 상기 출력데이터들(Dout 0 내지 Dout N-1)을 받아, 클락(CLK)의 매 싸이클마다 순차적으로 증가하는 선택 제어신호(MCONT)에 응답하여 상기 출력데이터(Dout 0)부터 출력데이터(Dout N-1)까지 순차적으로 하나씩 선택하여 출력신호(Mout)로서 출력한다.

다음에 상기 멀티플렉서(201)에서 출력되는 첫 번째 출력데이터(Dout0)가 상기 1비트 레지스터(203)에 저장되고 출력신호(Rout)로서 출력된다. 상기 멀티플렉서(201)에서 두 번째부터 마지막까지 출력되는 출력데이터들(Dout 1 내지 Dout N-1)과 상기 레지스터(203)에 저장된 상기 첫 번째 출력데이터(Dout0)는 상기 비교기(205)에서 순차적으로 비교되어 그 결과(결과 1 내지 결과 N-1)들이 출력신호(Cout)로서 출력된다. 다음에 상기 비교기의 출력신호(Cout)와 상기 비교결과 저장 레지스터(209)의 출력신호(Xout)가 상기 앤드게이트(207)에서 논리곱되고 그 결과(Aout)가 상기 비교결과 저장 레지스터(209)에 다시 저장된다. 따라서 상기 비교기(205)에서 비교된 최종결과(결과 N-1)이 상기 비교결과 저장 레지스터(209)에 최종적으로 저장되게 된다. 이때 도시되지 않은 회로에서 발생되는 상기 제어신호(TRST)는, 상기 비교기(205)에서 비교된 최종결과가 상기 비교결과 저장 레지스터(209)의 출력이 된 후에 활성화된다.

따라서 상기 N개의 출력데이터들(Dout 0 내지 Dout N-1)이 모두 동일한 경우에는 상기 비교결과 저장 레지스터(209)의 최종 출력신호(Xout)이 논리"하이"가 되고, 이에 따라 상기 앤드게이트(211)에서 논리곱한 신호가 활성화되어 상기 1비트 레지스터의 출력신호(Rout), 즉 상기 첫 번째 출력데이터(Dout0)가 하나의 대표 DQ 패드(215)를 통해 외부로 출력된다. 상기 N개의 출력데이터들(Dout 0 내지 Dout N-1)중 서로 다른 것이 있을 경우에는 상기 비교결과 저장 레지스터(209)의 출력신호(Xout)이 논리"로우"가 되고, 이에 따라 상기 앤드게이트(211)에서 논리곱한 신호가 비활성화되어 상기 입출력버퍼(213)이 디스에이블되고 이에 따라 상기 대표 DQ 패드(215)는 하이 임피던스(Hi-Z) 상태가 된다.

상술하였듯이 본 발명에 따른 MDQ 방법을 수행하는 MDQ 회로에서는, 동일한 하나의 메모리블락으로부터 독출되는 N개의 출력데이터들을 한번에 비교하지 않고 클락의 여러 싸이클에 나누어 비교함으로써, 하나의 대표 DQ에 하나의 비교기만이 사용된다.

이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.

따라서 상기 본 발명에 따른 MDQ 회로는, 하나의 대표 DQ에 하나의 비교기만이 사용되므로 비교기 개수가 크게 감소됨으로써, 많은 내부 DQ를 갖는 반도체장치에서 레이아웃 면적이 증가하는 것을 방지할 수 있는 장점이 있다.

Claims

동일한 하나의 메모리블락으로부터 독출되는 출력데이터들을 순차적으로 하나씩 선택하여 출력하는 멀티플렉서;

상기 멀티플렉서에서 출력되는 첫 번째 출력데이터를 저장하는 레지스터;

상기 멀티플렉서의 출력과 상기 레지스터의 출력을 비교하는 비교기;

상기 비교기의 출력과 자신의 출력을 논리곱한 결과를 다시 저장하는 비교결과 저장 레지스터;

제어신호와 상기 비교결과 저장 레지스터의 출력을 논리곱한 신호에 응답하여 상기 레지스터의 출력을 하나의 대표 DQ 패드로 출력하는 입출력버퍼를 구비하는 것을 특징으로 하는 반도체장치의 MDQ(Merged DQ) 회로.
제1항에 있어서, 상기 멀티플렉서를 제어하는 선택 제어신호는, 상기 반도체장치 내부에 존재하는 소정의 카운터나 또는 패드로부터 직접 입력되는 신호가 디코딩된 신호인 것을 특징으로 하는 반도체장치의 MDQ 회로.
제2항에 있어서, 상기 선택 제어신호는 복수비트로 구성되는 신호인 것을 특징으로 하는 반도체장치의 MDQ 회로.
제1항에 있어서, 상기 비교결과 저장 레지스터는 출력이 논리"하이"로 초기화되는 것을 특징으로 하는 반도체장치의 MDQ 회로.
제1항에 있어서, 상기 제어신호는 상기 비교기에서 비교된 최종결과가 상기 비교결과 저장 레지스터의 출력이 된 후에 활성화되는 것을 특징으로 하는 반도체장치의 MDQ 회로.
동일한 하나의 메모리블락으로부터 독출되는 출력데이터들을 순차적으로 하나씩 선택하는 단계;

상기 첫 번째 선택되는 출력데이터를 저장하는 단계;

상기 두 번째부터 마지막까지 선택되는 출력데이터들을 상기 저장된 첫 번째 출력데이터와 순차적으로 비교하는 단계;

상기 비교결과와 이전에 저장된 값을 논리곱하여 그 결과를 순차적으로 다시 저장하는 단계;

상기 마지막으로 논리곱된 최종결과가 저장된 후에 활성화되는 제어신호를 발생시키는 단계; 및

상기 제어신호와 상기 저장된 결과를 논리곱하고 그 결과에 응답하여 상기 저장된 첫 번째 출력데이터를 하나의 대표 DQ 패드로 출력시키는 단계를 구비하는 것을 특징으로 하는 반도체장치의 MDQ(Merged DQ) 방법.
제6항에 있어서, 상기 이전에 저장된 값은 초기에 논리"하이"로 초기화되는 것을 특징으로 하는 반도체장치의 MDQ 방법.