KR100349344B1 - 멀티 레벨 본딩 옵션 회로 - Google Patents

멀티 레벨 본딩 옵션 회로 Download PDF

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Abstract

본 발명은 멀티 레벨 본딩 옵션 회로에 관한 것으로, 하나의 본딩 패드에 가해진 하나의 선택 조건으로부터 다수개의 선택 신호를 발생시키는 멀티 레벨 버퍼를 제공하여 본딩 패드 및 버퍼의 수를 줄이는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 멀티 레벨 버퍼는 제 1 및 제 2 전류 제어부와 저항, 논리 신호 발생기를 포함하여 이루어진다. 제 1 전류 제어부는 패드에 연결된 제 1 노드와 전원전압 사이에 연결되고 파워 업 신호가 활성화되지 않으면 제 1 전류가 흐르고 파워 업 신호가 활성화되면 제 1 전류보다 큰 제 2 전류가 흐른다. 저항은 제 1 노드와 제 2 노드 사이에 연결되어 제 1 노드와 제 2 노드 사이에 전압 차를 발생시킨다. 제 2 전류 제어부는 제 2 노드와 접지 사이에 연결되어 파워 업 신호가 활성화되지 않으면 제 1 전류와 동일한 크기의 제 3 전류가 흐르고 파워 업 신호가 활성화되면 제 2 전류와 동일한 크기의 제 4 전류가 흐른다. 논리 신호 발생기는 제 1 노드의 신호와 제 2 노드의 신호를 칩 내부 전압 레벨의 논리 신호로 변환하여 제 1 버퍼 출력신호와 제 2 버퍼 출력신호를 발생시킨다.

Description

멀티 레벨 본딩 옵션 회로{Multi-level bonding option circuit}
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 본딩 옵션 회로에 관한 것이다.
반도체 집적회로에서는 설계와 테스트 과정의 편리함을 추구하기 위하여 반도체 칩에 다양한 옵션의 회로를 구성하고, 외부에서 조건을 입력하여 이 가운데 필요한 회로를 선택하도록 한다. 예를 들면, 하나의 반도체 메모리를 ×4, ×8, ×16과 같은 다양한 입출력 구조 가운데 하나를 갖도록 설계할 때, 하나의 칩에 ×4, ×8, ×16의 입출력 구조를 모두 구현하고, 외부로부터 입력되는 조건에 따라 이 가운데 하나의 입출력 구조만이 선택되도록 한다. 일반적으로 하나의 입출력 구조를 선택하기 위한 외부로부터의 선택 조건 입력은 칩 외부에 입출력 구조를 선택하기 위한 패드(Pad)를 형성하고 이 패드에 신호를 인가하도록 하여 구현한다.
패드는 집적회로가 형성된 칩의 외부로부터의 배선을 위해 칩 위에 형성되어 외부로부터 배선을 통해 입력되는 신호가 칩 내부로 전달될 수 있도록 한다. 패드는 칩 외부에 형성되므로, 외부 전원전압 레벨의 신호가 가해진다. 따라서 이 패드에 가해지는 신호를 칩 내부 전압 레벨의 논리 신호로 변환하기 위한 버퍼가 필요하다. 선택 가능한 구조가 다수개인 경우에는 두 개 이상의 패드를 통해 선택 조건을 입력하고 이 조건을 디코딩하여 다수개의 선택 구조 가운데 하나를 선택할 수 있도록 한다. 이와 같은 종래의 본딩 옵션 회로를 도 1과 도 2에 나타내었다.
도 1은 종래의 본딩 옵션 회로의 블록도이다. 도 1에 나타낸 바와 같이, 종래의 본딩 옵션 회로는 선택 조건을 입력하기 위한 두 개의 패드(102)(108)와, 이 두 개의 패드(102)(108)를 통하여 입력되는 선택 조건의 신호를 칩 내부 전압 레벨의 논리신호로 변환하기 위한 두 개의 버퍼(104)(110) 및 각 버퍼(104)(110)에서 출력되는 논리 신호를 디코딩하기 위한 디코더(106)가 구비된다. 디코더(106)는 입력된 두 논리 신호의 논리 조합에 따라 ×4, ×8, ×16의 세 입출력 구조 가운데 하나를 선택한다.
도 2는 종래의 본딩 옵션 회로의 회로도이며, USP 5,682,105(BONDING OPTION CIRCUIT HAVING NO PASS-THROUGH CIRCUIT, 1997. 10. 28)에 개시되어 있다. USP 5,682,105의 개요(Abstract)를 보면 종래의 본딩 옵션 회로는, 본딩 패드와 전원전압 사이에 연결되는 논리 게이트 회로와, 접지와 논리 게이트 회로 사이에 연결되는 부하 캐패시턴스와, 본딩 패드에 연결되는 입력과 출력단에 연결되는 출력을 갖는 출력 안정화 회로로 구성된다. 본딩 패드가 플로팅 상태일 때 논리 게이트 회로는 본딩 패드를 전원전압에 연결하고, 본딩 패드가 접지되면 논리 게이트 회로는 본딩 패드와 전원전압 사이의 전류 경로를 차단한다. 도 2에 나타낸 종래의 본딩 옵션 회로의 목적은 본딩 패드가 접지에 연결되었을 때 발생하는 누설 전류(Leakage Current)를 줄이기 위한 것이다.
반도체 집적 회로의 패키지의 크기에 있어서, 칩이 차지하는 면적에 비해 본딩 패드가 차지하는 면적이 상대적으로 매우 크다. 따라서 패키지의 크기를 줄이는 방법에 있어서, 칩의 사이즈를 줄이는 것보다 본딩 패드의 수를 줄이는 것이 더 낳은 방법이 될 수 있다. 이와 같은 관점에서 볼 때 종래의 본딩 옵션 회로는 하나의 선택 조건을 입력하기 위하여 하나의 패드가 반드시 필요하므로 본딩 패드의 수를 감소시키는 효과는 기대할 수 없다. 더욱이 선택 가능한 칩 내부 구조가 세 개 이상인 경우에는 본딩 패드의 수가 더 증가한다. 또 종래 기술에 있어서, 패드의 수가 증가하면 버퍼의 수도 함께 증가하므로 칩 사이즈가 커져서 패키지의 크기를 증가시키는 또 다른 원인이 된다.
따라서 본 발명은 하나의 본딩 패드에 가해진 하나의 선택 조건으로부터 다수개의 선택 신호를 발생시키는 멀티 레벨 버퍼를 제공하여 본딩 패드 및 버퍼의 수를 줄이는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 멀티 레벨 버퍼는 제 1 및 제 2 전류 제어부와 저항, 논리 신호 발생기를 포함하여 이루어진다. 제 1 전류 제어부는 패드에 연결된 제 1 노드와 전원전압 사이에 연결되고 파워 업 신호가 활성화되지 않으면 제 1 전류가 흐르고 파워 업 신호가 활성화되면 제 1 전류보다 큰 제 2 전류가 흐른다. 저항은 제 1 노드와 제 2 노드 사이에 연결되어 제 1 노드와 제 2 노드 사이에 전압 차를 발생시킨다. 제 2 전류 제어부는 제 2 노드와 접지 사이에 연결되어 파워 업 신호가 활성화되지 않으면 제 1 전류와 동일한 크기의 제 3 전류가 흐르고 파워 업 신호가 활성화되면 제 2 전류와 동일한 크기의 제 4 전류가 흐른다. 논리 신호 발생기는 제 1 노드의 신호와 제 2 노드의 신호를 칩 내부 전압 레벨의 논리 신호로 변환하여 제 1 버퍼 출력신호와 제 2 버퍼 출력신호를 발생시킨다.
본 발명에 따른 또 다른 멀티 레벨 버퍼는 가변 전압 분배기와 비교부, 논리 신호 발생기를 포함하여 이루어진다. 가변 전압 분배기는 파워 업 신호에 의해 활성화되어 패드에 가해지는 조건에 따라 전압 레벨이 변화하는 제 1 전압과 제 2 전압 및제 3 전압을 발생시킨다. 비교부는 파워 업 신호에 의해 활성화되고, 제 1 전압과 제 2 전압 및 제 3 전압을 비교하여 제 1 비교 결과와 제 2 비교 결과를 발생시킨다. 논리 신호 발생기는 제 1 비교 결과와 제 2 비교 결과를 칩 내부 전압 레벨의 논리 신호로 변환하여 제 1 버퍼 출력신호와 제 2 버퍼 출력신호를 발생시킨다.
도 1은 종래의 본딩 옵션 회로의 블록도.
도 2는 종래의 본딩 옵션 회로의 회로도.
도 3은 본 발명에 따른 멀티 레벨 본딩 옵션 회로의 블록도.
도 4는 본 발명에 따른 멀티 레벨 버퍼의 회로도.
도 5는 본 발명에 따른 멀티 레벨 버퍼의 또 다른 실시예의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
2 : 논리 게이트 회로 3 : 출력 안정화 회로
102, 108, 302 : 패드 104, 110 : 버퍼
106 : 디코더 ×4, ×8, ×16 : I/O 구조 선택 신호
304 : 멀티 레벨 버퍼 306 : I/O 구조 선택 디코더
OUT1, OUT2 : 버퍼 출력 신호 434 : 제 1 전류 제어부
436 : 제 2 전류 제어부 438 : 논리 신호 발생기
440 : 제 1 논리 신호 발생기 442 : 제 2 논리 신호 발생기
본 발명에 따른 멀티 레벨 본딩 옵션 회로의 바람직한 실시 예를 도 3 내지 도 5를 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 멀티 레벨 본딩 옵션 회로의 블록도이다. 도 3에 나타낸 바와 같이, 하나의 패드(302)에 본 발명에 따른 하나의 멀티 레벨 버퍼(304)가 연결되고, 이 멀티 레벨 버퍼(304)에서 출력되는 두 개의 버퍼 출력 신호(OUT1)(OUT2)를 디코더(306)를 통해 디코딩하여 최대 네 개의 선택 신호를 발생시킬 수 있다. 도 3에서는 디코더(306)의 출력 신호 가운데 세 개를 이용하여 반도체 메모리의 입출력 구조 선택 신호(×4)(×8)(×16)로 사용한 경우를 나타내었다. 이 디코더(306)의 출력 신호는 반도체 메모리를 포함하는 다른 집적 회로로 그 응용 범위가 확장될 수 있다.
도 4는 본 발명에 따른 멀티 레벨 버퍼의 회로도이다. 도 4에 나타낸 바와 같이, 본 발명에 따른 멀티 레벨 버퍼(304)는 패드(302)에 입력되는 조건에 따라 논리값이 결정되는 두 개의 버퍼 출력 신호(OUT1)(OUT2)를 발생시키도록 구성된다. 본 발명에 따른 멀티 레벨 버퍼(304)는 제 1 전류 제어부(434)와 저항(418) 및 제 2 전류 제어부(436)가 전원전압(VCC)과 접지(VSS) 사이에 직렬 연결되고, 이 저항(418) 양단(402)(432)의 노드 전압을 칩 내부 전압 레벨의 논리 신호로 변환하는 논리 신호 발생기(438)로 구성된다. 논리 신호 발생기(438)에서 출력되는 버퍼 출력 신호(OUT1)(OUT2)는 디코더에 입력된다. 도 3의 디코더(306)는 버퍼 출력 신호(OUT1)(OUT2)를 디코딩하여 반도체 메모리의 세 개의 입출력 구조(×4)(×8)(×16) 가운데 하나를 선택한다.
제 1 전류 제어부(434)는 두 개의 피모스 트랜지스터(406)(408)가 전원전압(VCC)과 패드(302) 사이에 직렬 연결되어 전류 경로를 형성한다. 이 두 피모스 트랜지스터(406)(408)의 각각의 게이트는 접지(VSS)에 연결되어 있어 항상 턴 온되어 있는 상태이다. 피모스 트랜지스터(406)(408)는 모두 긴 채널을 갖는다. 특히 피모스 트랜지스터(406)의 채널(Width/Length)은 1/1000 정도로서 피모스 트랜지스터(408)의 채널(1/100)보다 상대적으로 더 길다. 따라서 피모스 트랜지스터(406)(408)는 전원전압(VCC)과 패드(302) 사이에 매우 작은 전류 경로를 형성한다. 이 피모스 트랜지스터(406)의 드레인-소스 전류 IDS는 칩(반도체 메모리)이 파워 세이빙 모드(스탠바이 모드)일 때 전원전압(VCC)에 의해 공급되는 전류인 ICC의 10% 정도가 되도록 설계한다. 피모스 트랜지스터(410)는 피모스 트랜지스터(406)와 병렬 연결되어 제 1 전류 제어부(434) 내에서 또 다른 전류 경로를 형성한다. 이 피모스 트랜지스터(410)의 게이트는 인버터(404)에 의해 반전된 파워 업 신호(PU)에 의해 제어된다. 따라서 피모스 트랜지스터(410)는 파워 업 신호(PU)가 하이 레벨일 때 턴 온된다. 피모스 트랜지스터(410)는 피모스 트랜지스터(406)와 비교할 때 상대적으로 매우 짧은 채널을 갖는다. 따라서 파워업 신호(PU)가 하이 레벨인 동안 턴 온되어 전원전압(VCC)과 패드(302) 사이에 매우 큰 전류 경로를 형성한다. 파워 업 신호(PU)는 초기에 로우 레벨에서 하이 레벨로 전원전압(VCC)과 동일하게 상승하다가 전원전압(VCC)이 일정 레벨 이상으로 안정되면 다시 로우 레벨로 떨어진다.
저항(418)은 그 일단이 패드(302)와 피모스 트랜지스터(408)가 연결되는 노드(402)에 연결된다. 저항(418)의 타단은 제 2 전류 제어부(436)에 연결되어 노드(432)를 형성한다. 저항(418)은 두 노드(402)(432) 사이에 전압 차를 발생시킨다.
제 2 전류 제어부(436)는 두 개의 엔모스 트랜지스터(424)(426)가 노드(432)와 접지(VSS) 사이에 직렬 연결되어 전류 경로를 형성한다. 이 두 엔모스 트랜지스터(424)(426)의 각각의 게이트는 전원전압(VCC)에 연결되어 있어 항상 턴 온되어 있는 상태이다. 엔모스 트랜지스터(424)(426)는 모두 긴 채널을 갖는다. 특히 엔모스 트랜지스터(426)의 채널은 1/1000 정도로서 엔모스 트랜지스터(424)의 채널(1/100)보다 상대적으로 더 길다. 따라서 엔모스 트랜지스터(424)(426)는 노드(432)와 접지(VSS) 사이에 매우 작은 전류 경로를 형성한다. 이 엔모스 트랜지스터(428)의 드레인-소스 전류 IDS는 칩(반도체 메모리)이 파워 세이빙 모드(스탠바이 모드)일 때 전원전압(VCC)에 의해 공급되는 전류인 ICC의 10% 정도가 되도록 설계한다. 엔모스 트랜지스터(428)는 엔모스 트랜지스터(426)와 병렬 연결되어 제 2 전류 제어부(436) 내에서 또 다른 전류 경로를 형성한다. 이 엔모스 트랜지스터(428)의 게이트는 파워 업 신호(PU)에 의해 제어된다. 따라서 엔모스 트랜지스터(428) 역시 파워 업 신호(PU)가 하이 레벨일 때 턴 온된다. 엔모스 트랜지스터(428)는 엔모스 트랜지스터(426)와 비교할 때 상대적으로 매우 짧은 채널을 갖는다. 따라서 파워 업 신호(PU)가 하이 레벨인 동안 턴 온되어 노드(432)와 접지(VSS) 사이에 매우 큰 전류 경로를 형성한다.
논리 신호 발생기(438)는 제 1 논리 신호 발생기(440)와 제 2 논리 신호 발생기(442)로 구성된다. 제 1 논리 신호 발생기(440)는 두 개의 인버터(414)(416)가 직렬 연결되어 레벨 변환부를 형성한다. 이 두 인버터(414)(416)는 노드(402)의 신호를 칩 내부 전압 레벨의 논리 신호로 변환하여 버퍼 출력신호(OUT1)를 발생시킨다. 피모스 트랜지스터(412)는 인버터(414)의 입력단인 노드(402)와 전원전압(VCC) 사이에 연결되어 래치를 형성한다. 피모스 트랜지스터(412)는 인버터(414)의 출력에 의해 턴 온되므로 노드(402)의 전압이 바뀔 때까지 인버터(414)의 출력을 하나의 논리 상태로 유지시킨다. 결과적으로 노드(402)의 전압 레벨이 바뀔 때까지 버퍼 출력신호(OUT1) 역시 하나의 논리 상태로 유지된다. 제 2 논리 신호 발생기(442) 역시 두 개의 인버터(420)(422)가 직렬 연결되어 또 다른 레벨 변환부를 형성한다. 이 두 인버터(420)(422)는 노드(432)의 신호를 칩 내부 전압 레벨의 논리 신호로 변환하여 버퍼 출력신호(OUT2)를 발생시킨다. 엔모스 트랜지스터(430)는 인버터(420)의 입력단인 노드(432)와 접지(VSS) 사이에 연결되어 래치를 형성한다. 엔모스 트랜지스터(430)는 인버터(414)의 출력에 의해 턴 온되므로 노드(432)의 전압이 바뀔 때까지 인버터(420)의 출력을 하나의 논리 상태로 유지시킨다. 결과적으로 노드(432)의 전압 레벨이 바뀔 때까지 버퍼 출력신호(OUT2) 역시하나의 논리 상태로 유지된다.
패드(302)가 전원전압(VCC)에 연결(Bonding)되어 있을 때 노드(402)에는 전원전압(VCC) 레벨이 그대로 나타난다. 따라서 버퍼 출력 신호(OUT1)는 논리 1이 된다. 이때 노드(432)에는 저항(418)에 의해 전압 강하가 발생하지만 제 2 전류 제어부(436)를 통해 흐르는 전류의 크기가 매우 작아서 저항(418)에서의 전압 강하는 매우 작다. 따라서 노드(432)의 전압 레벨도 전원전압(VCC)과 거의 비슷하여 버퍼 출력 신호(OUT2) 역시 논리 1이 된다.
패드(302)가 접지(VSS)에 연결되는 경우에는 노드(402)의 전압 레벨이 접지(VSS) 레벨이므로 버퍼 출력 신호(OUT1)는 논리 0이다. 이때 노드(432)의 전압 레벨 역시 접지(VSS) 레벨이므로 버퍼 출력 신호(OUT2)는 논리 0이다. 패드(302)가 접지(VSS)에 연결되면 전원전압(VCC)과 접지(VSS)가 패드(302)를 통해 단락(Short)된 것으로 볼 수도 있으나, 이 경우 제 1 전류 제어부(434)를 통해 흐르는 전류의 양이 칩의 동작 전류에 비해 매우 작기 때문에(즉 저항이 매우 크기 때문에) 노드(402)의 전압을 충분히 접지(VSS) 레벨로 해석할 수 있다.
패드(302)가 개방되는 경우에는 전원전압(VCC)으로부터 제 1 전류 제어부(434)를 통해 노드(402)에 공급되는 전류의 크기와 노드(402)로부터 제 2 전류 제어부(434)를 통해 접지(VSS)로 빠져나가는(Sink) 전류의 크기가 동일하므로 저항(418) 양단에는 전원전압(VCC)과 접지(VSS)의 전압차가 그대로 나타난다. 따라서 이때의 출력 버퍼 신호(OUT1)는 논리 1이고 또 다른 출력 버퍼 신호(OUT2)는 논리 0이다. 제 1 전류 제어부(434)의 피모스 트랜지스터(406)(408)와 제 2 전류 제어부(436)의 엔모스 트랜지스터(424)(426)는 채널 크기가 너무 작아서 패드(302)가 개방되는 경우 노드(402)(432)에 전원전압(VCC)과 접지(VSS) 레벨이 나타나는데 다소 긴 시간이 필요하다. 따라서 제 1 전류 제어부(434)의 피모스 트랜지스터(410)와 제 2 전류 제어부(436)의 엔모스 트랜지스터(428)를 이용하여 각 전류 제어부(434)(436)를 통해 흐르는 전류의 크기를 증가시킨다.
도 5는 본 발명에 따른 멀티 레벨 버퍼의 또 다른 실시예의 회로도이다. 도 5에 나타낸 본 발명에 따른 멀티 레벨 버퍼(304)는 가변 전압 분배기(524)와 비교부(526) 및 논리 신호 발생기(528)로 구성되어, 하나의 패드(302)를 통해 입력되는 선택 조건으로부터 두 개의 버퍼 출력 신호(OUT1)(OUT2)를 발생시킨다. 가변 전압 분배기(524)는 네 개의 저항(502)(504)(506)(508)과 하나의 엔모스 트랜지스터(510)가 내부 전원전압(VCC_L)과 내부 접지(VSS_L) 사이에 직렬 연결된다. 직렬 회로부를 형성하는 저항(502)(504)(506)(508) 안에는 모두 세 개의 노드(518)(520)(522)가 형성된다. 노드(520)에는 패드(302)로부터의 신호가 입력된다. 엔모스 트랜지스터(510)는 파워 업 신호(PU)에 의해 턴 온되어 가변 전압 분배기(524)가 폐루프 회로를 구성하도록 한다. 가변 전압 분배기(524)에 공급되는 내부 전원전압(VCC_L)은 패드(302)에 연결되는 전원전압(VCC)보다 그 전압 범위가 좁다. 전원전압(VCC)의 범위 VSS-VCC가 0-3.3V일 때 내부 전원전압(VSS_L)의 범위 VSS_L-VCC_L은 VSS-VCC의 약 80%인 0.6-2.7V이다.
비교부(526)는 노드(520)로부터의 신호 입력을 제어하기 위한 스위치인 엔모스 트랜지스터(512)와 제 1 비교기(514) 및 제 2 비교기(516)로 구성된다. 엔모스 트랜지스터(512)의 드레인은 노드(520)에 연결되고 소스는 제 1 비교기(514)와 제 2 비교기(516)의 비반전 입력단(+)에 연결된다. 이 엔모스 트랜지스터(512)는 파워 업 신호(PU)에 의해 턴 온된다. 제 1 비교기(514)에는 엔모스 트랜지스터(512)를 통해 노드(520)의 신호가 기준 신호로서 입력되고 노드(522)의 신호가 비교 신호로서 입력된다. 제 1 비교기(514)는 비교 신호(V522)가 기준 신호(V520)보다 크면 로우 레벨의 비교 결과(COMP1)를 출력한다. 반대로 비교 신호(V522)가 기준 신호(V520)보다 작으면 하이 레벨의 비교 결과(COMP1)를 출력한다. 제 2 비교기(516)는 엔모스 트랜지스터(512)를 통해 입력되는 노드(520)의 신호가 기준 신호로서 입력되고 노드(518)의 신호가 비교 신호로서 입력된다. 제 2 비교기(516)는 비교 신호(V518)가 기준 신호(V520)보다 크면 로우 레벨의 비교 결과(COMP2)를 출력한다. 반대로 비교 신호(V518)가 기준 신호(V520)보다 작으면 하이 레벨의 비교 결과(COMP2)를 출력한다.
패드(302)가 전원전압(VCC)에 연결되고 파워 업 신호(PU)가 활성화되면, 노드 전압(V518)은 노드 전압(V520)보다 낮고 노드 전압(V522) 보다 높다. 따라서 이때 제 1 비교기(514)에서 출력되는 비교 결과(COMP1)와 제 2 비교기(516)에서 출력되는 비교 결과(COMP2)는 모두 하이 레벨이다(V520 > V518 > V522, COMP1 = COMP2 = H). 패드(302)가 접지(VSS)에 연결되고 파워 업 신호(PU)가 활성화되면, 노드 전압(V518)은 노드 전압(V520)보다 높고 노드 전압(V522)보다 낮다. 이때 제 1 비교기(514)에서 출력되는 비교 결과(COMP1)와 제 2 비교기(516)에서 출력되는 비교 결과(COMP2)는 모두 로우 레벨이다(V520 < V518 < V522, COMP1 = COMP2 = L).패드(302)가 개방되고 파워 업 신호(PU)가 활성화되면, 노드 전압(V520)은 노드 전압(V518)보다 낮고 노드 전압(V522)보다 높다. 이때 제 1 비교기(514)에서 출력되는 비교 결과(COMP1)는 하이 레벨이고 제 2 비교기(516)에서 출력되는 비교 결과(COMP2)는 로우 레벨이다(V518 > V520 > V522, COMP1 = H, COMP2 = L).
논리 신호 발생기(528)는 제 1 레벨 변환부(542)와 제 2 레벨 변환부(544)로 구성된다. 제 1 레벨 변환부(542)에서 직렬 연결된 두 개의 인버터(536)(538)는 제 2 비교기(514)의 출력(COMP1)을 칩 내부 전압 레벨의 논리 신호로 변환하여 버퍼 출력신호(OUT1)를 발생시킨다. 인버터(540)는 인버터(536)의 출력을 반전시켜서 인버터(536)의 입력으로 피드백 시킨다. 즉, 인버터(540)는 인버터(536)의 입력 전압이 바뀔 때까지 인버터(536)의 출력을 하나의 논리 상태로 유지시킨다. 결과적으로 인버터(536)의 입력 전압이 바뀔 때까지 버퍼 출력 신호(OUT1) 역시 하나의 논리 상태로 유지된다. 제 2 레벨 변환부(544)에서 직렬 연결된 두 개의 인버터(530)(532)는 제 2 비교기(516)의 출력을 칩 내부 전압 레벨의 논리 신호로 변환하여 버퍼 출력신호(OUT2)를 발생시킨다. 인버터(534)는 인버터(530)의 출력을 반전시켜서 인버터(530)의 입력으로 피드백 시킨다. 즉, 인버터(530)의 입력 전압이 바뀔 때까지 인버터(530)의 출력을 하나의 논리 상태로 유지시킨다. 결과적으로 인버터(530)의 입력 전압이 바뀔 때까지 버퍼 출력신호(OUT2) 역시 하나의 논리 상태로 유지된다.
이상 설명한 바와 같이, 본 발명에 따른 멀티 레벨 버퍼(304)는 하나의 패드(302)를 통해 입력되는 선택 조건으로부터 다수개의 구조 선택 신호를 발생시키도록 한다. 만약 M개의 선택 신호를 발생시키려는 경우에는 산술적으로는 2N≥M을 만족하는 N의 1/2에 해당하는 수의 패드만을 구비하면 목적하는 수의 선택 신호를 발생시킬 수 있으며, 실제로는 N/2의 정수 부분에 해당하는 수의 본딩 패드가 필요하다. 이처럼 본 발명에 따른 멀티 레벨 버퍼는 목적하는 수의 선택 신호를 발생시키는데 필요한 본딩 패드의 수를 감소시킬 수 있도록 함으로써 반도체 패키지의 크기를 크게 줄이는 효과를 제공한다.

Claims (11)

  1. 패드에 연결된 제 1 노드와 전원전압 사이에 연결되고 파워 업 신호가 활성화되지 않으면 제 1 전류가 흐르고 상기 파워 업 신호가 활성화되면 상기 제 1 전류보다 큰 제 2 전류가 흐르는 제 1 전류 제어부와;
    상기 제 1 노드와 제 2 노드 사이에 연결되어 상기 제 1 노드와 상기 제 2 노드 사이에 전압 차를 발생시키는 저항과;
    상기 제 2 노드와 접지 사이에 연결되어 상기 파워 업 신호가 활성화되지 않으면 상기 제 1 전류와 동일한 크기의 제 3 전류가 흐르고 상기 파워 업 신호가 활성화되면 상기 제 2 전류와 동일한 크기의 제 4 전류가 흐르는 제 2 전류 제어부와;
    상기 제 1 노드의 신호와 상기 제 2 노드의 신호를 칩 내부 전압 레벨의 논리 신호로 변환하여 제 1 버퍼 출력신호와 제 2 버퍼 출력신호를 발생시키는 논리 신호 발생기를 포함하는 멀티 레벨 버퍼.
  2. 청구항 1에 있어서, 상기 제 1 전류 제어부는,
    상기 제 1 노드와 상기 전원전압 사이에 연결되고 스탠바이 모드에서 칩에 공급되는전류보다 작은전류가 흐르는 제 1 전류 경로와;
    상기 제 1 전류 경로와 병렬로 연결되고 상기 파워 업 신호에 의해 활성화되어 상기 제 1 전류 경로 보다 큰 제 2 전류가 흐르는 제 2 전류 경로를 포함하여 이루어지는 멀티 레벨 버퍼.
  3. 청구항 1에 있어서, 상기 제 1 전류 제어부는,
    제 1 피모스 트랜지스터와 제 2 피모스 트랜지스터가 상기 전원전압과 상기 패드 사이에 직렬 연결되고 상기 제 1 피모스 트랜지스터와 상기 제 2 피모스 트랜지스터의 각각의 게이트가 접지 되며 상기 제 1 피모스 트랜지스터의 채널이 1/1000의 비율로 형성되고, 상기 제 2 피모스 트랜지스터의 채널이 1/100의 비율로 형성되는 제 1 전류 경로와;
    상기 제 1 피모스 트랜지스터보다 짧은 채널이 형성된 제 3 피모스 트랜지스터가 상기 제 1 피모스 트랜지스터와 병렬 연결되고 상기 파워 업 신호의 반전된 신호에 의해 활성화되어 상기 제 1 전류 경로보다 큰 제 2 전류가 흐르는 제 2 전류 경로를 포함하여 이루어지는 멀티 레벨 버퍼.
  4. 청구항 1에 있어서, 상기 제 2 전류 제어부는,
    상기 제 2 노드와 상기 접지 사이에 연결되고 상기 제 1 전류 경로와 동일한 크기의 전류가 흐르는 제 3 전류 경로와;
    상기 제 3 전류 경로와 병렬 연결되고 상기 파워 업 신호에 의해 활성화되어 상기 제 3 전류 경로 보다 큰 제 4 전류가 흐르는 제 4 전류 경로를 포함하여 이루어지는 멀티 레벨 버퍼.
  5. 청구항 1에 있어서, 상기 제 2 전류 제어부는,
    제 1 엔모스 트랜지스터와 제 2 엔모스 트랜지스터가 상기 제 2 노드와 상기 접지 사이에 직렬 연결되고 상기 제 1 엔모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 각각의 게이트가 상기 전원전압에 연결되며 상기 제 1 엔모스 트랜지스터의 채널이 1/100의 비율로 형성되고 상기 제 2 엔모스 트랜지스터의 채널이 1/1000의 비율로 형성되는 제 3 전류 경로와;
    상기 제 2 엔모스 트랜지스터보다 짧은 채널이 형성된 제 3 엔모스 트랜지스터가 상기 제 1 엔모스 트랜지스터와 병렬 연결되고 상기 파워 업 신호에 의해 활성화되어 상기 제 3 전류 경로보다 큰 제 4 전류가 흐르는 제 4 전류 경로를 포함하여 이루어지는 멀티 레벨 버퍼.
  6. 청구항 1에 있어서, 상기 논리 신호 발생기는,
    상기 제 1 노드의 신호를 입력받아 칩 내부 전압 레벨의 논리 신호로 변환하여 상기 제 1 버퍼 출력신호를 발생시키는 제 1 레벨 변환부와, 상기 제 1 노드의 전압이 바뀔 때까지 상기 제 1 레벨 변환부의 출력을 하나의 논리 상태로 유지시키는 제 1 래치를 포함하는 제 1 논리 신호 발생기와;
    상기 제 2 노드의 신호를 입력받아 칩 내부 전압 레벨의 논리 신호로 변환하여 상기 제 2 버퍼 출력신호를 발생시키는 제 2 레벨 변환부와, 상기 제 2 노드의 전압이 바뀔 때까지 상기 제 2 레벨 변환부의 출력을 하나의 논리 상태로 유지시키는 제 2 래치를 포함하는 제 2 논리 신호 발생기를 포함하여 이루어지는 멀티 레벨 버퍼.
  7. 파워 업 신호에 의해 활성화되어 패드에 가해지는 조건에 따라 전압 레벨이 변화하는 제 1 전압과 제 2 전압 및 제 3 전압을 발생시키는 가변 전압 분배기와;
    상기 파워 업 신호에 의해 활성화되고, 상기 제 1 전압과 상기 제 2 전압 및 상기 제 3 전압을 비교하여 제 1 비교 결과와 제 2 비교 결과를 발생시키는 비교부와;
    상기 제 1 비교 결과와 상기 제 2 비교 결과를 칩 내부 전압 레벨의 논리 신호로 변환하여 제 1 버퍼 출력신호와 제 2 버퍼 출력신호를 발생시키는 논리 신호 발생기를 포함하는 멀티 레벨 버퍼.
  8. 청구항 7에 있어서, 상기 가변 전압 분배기의 출력 전압은,
    상기 패드가 전원전압에 연결될 때 상기 제 1 전압이 상기 제 2 전압보다는 낮고 상기 제 3 전압보다는 높고;
    상기 패드가 접지에 연결될 때 상기 제 1 전압이 상기 제 2 전압보다는 높고 상기 제 3 전압보다는 낮으며;
    상기 패드가 개방될 때 상기 제 2 전압이 상기 제 1 전압보다는 낮고 상기 제 3 전압보다는 높게 이루어지는 멀티 레벨 버퍼.
  9. 청구항 7에 있어서, 상기 가변 전압 분배기는,
    직렬 저항 회로를 형성하는 제 1 저항 내지 제 4 저항과 제 1 스위치가 전원전압보다 낮은 전압 레벨의 내부 전원전압과 내부 접지 사이에 직렬 연결되고;
    상기 제 1 저항과 상기 제 2 저항이 연결되어 제 1 노드를 형성하여 상기 제 1 전압을 발생시키며;
    상기 제 2 저항과 상기 제 3 저항이 연결되어 제 2 노드를 형성하여 상기 제 2 전압을 발생시키고, 상기 제 2 노드에 상기 패드로부터의 신호가 입력되며;
    상기 제 3 저항과 상기 제 4 저항이 연결되어 제 3 노드를 형성하여 상기 제 3 전압을 발생시키고;
    상기 제 1 스위치가 상기 파워 업 신호에 의해 턴 온되어 상기 직렬 저항 회로가 폐루프 회로를 구성하도록 하는 멀티 레벨 버퍼.
  10. 청구항 7에 있어서, 상기 비교부는,
    상기 파워 업 신호에 의해 턴 온되는 제 2 스위치와;
    상기 제 2 전압이 상기 제 3 전압보다 높을 때 하이 레벨의 제 1 비교 결과를 발생시키고 상기 제 2 전압이 상기 제 3 전압보다 낮을 때 로우 레벨의 상기 제 1 비교 결과를 발생시키는 제 1 비교기와;
    상기 제 2 전압이 상기 제 1 전압보다 높을 때 하이 레벨의 제 2 비교 결과를 발생시키고, 상기 제 2 전압이 상기 제 1 전압보다 낮을 때 로우 레벨의 상기 제 2 비교 결과를 발생시키는 제 2 비교기를 포함하여 이루어지는 멀티 레벨 버퍼.
  11. 청구항 7에 있어서, 상기 논리 신호 발생기는,
    제 1 인버터와 제 2 인버터가 직렬 연결되어 상기 제 1 비교 결과를 칩 내부 전압레벨의 논리 신호로 변환하여 버퍼 출력신호를 발생시키고, 제 1 래치가 상기 제 1 인버터의 입력 전압이 바뀔 때까지 상기 제 1 버퍼 출력 신호를 하나의 논리 상태로 유지시키는 제 1 레벨 변환부와;
    제 3 인버터와 제 4 인버터가 직렬 연결되어 상기 제 2 비교 결과를 칩 내부 전압 레벨의 논리 신호로 변환하여 버퍼 출력신호를 발생시키고, 제 2 래치가 상기 제 3 인버터 입력 전압이 바뀔 때까지 상기 제 1 버퍼 출력 신호를 하나의 논리 상태로 유지시키는 제 2 레벨 변환부를 포함하여 이루어지는 멀티 레벨 버퍼.
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