KR960016434B1 - 노이즈 경감회로를 갖는 출력버퍼회로 - Google Patents

노이즈 경감회로를 갖는 출력버퍼회로 Download PDF

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Abstract

없음

Description

노이즈 경감회로를 갖는 출력버퍼회로
제1도는 종래의 출력버퍼회로를 도시한 회로도.
제2도는 출력버퍼회로의 전류 및 전압을 나타낸 스위칭 신호 파형도.
제3도는 본 발명의 실시예에 따른 출력버퍼회로도.
제4도는 제3도에 나타낸 출력버퍼회로의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
20 : 입력단21 : 제어단
22 : 출력단23,24 : 낸드 게이트
25,26,27 : 인버터28,29 : 구동 트랜지스터
30 : 출력버퍼회로31 : 속도 증가 블록
34,35,36,37,41,42,43,44 : 트랜지스터
51,52 : 라인53,54 : 출력 노드
본 발명은 집적회로 출력버퍼(integrated circuit optput buffer)에 관한 것으로, 특히 노이즈 경감을 위한 출력버퍼회로에 관한 것이다.
출력 버퍼는 집적회로에 있어서 일반적인 회로로서, 이들 회로는 집적회로로부터 외부로 신호를 출력하기 위하여 사용된다. 전형적인 MOS 집적회로에서, 출력버퍼회로는 접지상태인 제2전원과 그보다 높은 제1전원(Vcc) 사이에 직렬로 접속된 한 쌍의 큰 구동 트랜지스터로 이루어 진다. 2개의 구동 트랜지스터 사이의 일반적인 소오스/드레인 접속이 출력버퍼회로의 출력단을 형성한다. 이들 구동 트랜지스터의 게이트는 일반적으로 출력버퍼회로의 입력단의 논리신호에 대응하여 구동 트랜지스터의 게이트 상에 신호가 발생되도록 특정의 논리 회로에 접속된다. 이러한 방식으로 구동 트랜지스터 중의 하나를 턴-온시키고 다른 하나를 턴-오프시켜서 출력단에 로직 하이 또는 로직 로우 신호를 출력하도록 하며, 간혹 논리 회로는 출력 버퍼회로의 동작을 제어하기 위한 제어단을 갖는다. 이러한 전형적인 출력버퍼회로를 제1도에 나타낸다.
그러나, 출력버퍼회로는 일반적으로 구동 트랜지스터의 스위칭에 의해 노이즈가 발생하는 문제가 있으며, 이러한 노이즈는 구동 트랜지스터가 턴-오프, 턴-온될때 전원선에서 발생한다. 통상 집적 회로는 집적 회로 다이의 주변부에 병렬연결된 여러 개의 출력버퍼회로를 구비하는데, 일반적으로 노이즈는 △V=L(dI/dt)(여기서, L은 집적 회로 상의 각 전원선의 총 인덕턴스를 나타내고, dI/dt는 전원선을 통해 흐르는 전류의 순간적 변화량을 나타냄.)로 정의된다. 이들 노이즈는 종종 매우커서, 디지탈 신호의 논리 상태를 잘못 판독하게 하는 등의 여러 가지 문제를 일으킬 수 있다. 본 발명은 집적 회로의 유효 공간을 그다지 많이 차지하지 않으면서도 노이즈 발생을 억제시킬 수 있는 출력버퍼회로를 제공하기 위한 것이다.
상기한 목적 달성을 위하여 본 발명은 제1 및 제2전원 사이에 접속된 다수의 출력버퍼회로를 갖는 집적회로 장치용 출력버퍼회로를 제공한다. 입력단 및 출력단을 갖는 각각의 출력버퍼회로는 제1 및 제2MOS 트랜지스터를 갖는다. 제1MOS 트랜지스터의 제1소오스/드레인은 제1전원에 접속되고, 제2소오스/드레인은 출력단 및 제2MOS 트랜지스터의 제1소오스/드레인에 접속된다. 제2MOS 트랜지스터의 제2소오스/드레인은 제2전원에 접속되어 있다.
입력단의 신호에 대응하는 제1MOS 트랜지스터 또는 제2MOS 트랜지스터의 게이트를 교대로 구동시켜 출력단에 신호를 발생시키기 위해, 입력단과 제1, 제2MOS 트랜지스터의 게이트에 접속되는 논리회로가 구비된다. 또한 출력버퍼회로는 논리 회로로부터 제1 및 제2MOS 트랜지스터의 게이트로의 구동 속도를 향상시키기 위한 가속블록을 갖는다. 가속 블록은 제2출력버퍼회로의 작동에 대응하여 동작이 정지되므로 상기 다수개의 출력버퍼회로가 동시에 작동함에 의해 발생하는 누적된 노이즈가 감소하게 된다.
상술한 바와 같이, 본 발명의 출력버퍼회로는 전형적인 2개의 큰 구동 트랜지스터를 갖는다. 제1구동 트랜지스터는 보다 포지티브한 전원(Vcc)에 접속되어, 구동 트랜지스터가 결합될때 출력버퍼회로의 출력단을 풀-업(pull-up)하고, 제2구동 트랜지스터는 보다 네거티브한 전원(접지)에 연결되어, 제2구동 트랜지스터가 동작될때 출력단을 풀-다운(pull-down)한다.
따라서, Vcc 전원선에서 발생하는 노이즈는 아래와 같다고 볼 수 있다.
△Vcc=LVCC(△IPU/△t)
마찬가지로, 접지선의 노이즈는
△VGND=LGMD(△IPD/△t)
이다.
기호 △IPU및 △IPD는 각각의 전원선을 통해 흐르는 전류의 순간적 변화를 나타낸다. 인덕턴스 LVCC및 VGND는 두 전원선에 관한 물리적 매개변수이고, 근본적으로 집적 회로에서 변화하는 것은 아니다. 따라서, 노이즈 경감은 일반적으로 매개변수(△I/△t)의 값을 낮추는 것에 크게 의존한다. 출력버퍼회로는 특정한 부하 구동 능력을 만족시켜야 하므로, 두 구동 트랜지스터의 크기는 규제되며, 상기두 구동 트랜지스터는 △I/△t를 저하시키기 위하여 소규모화 될 수 없다. 그러므로 △I/△t를 감소시키기 위한 종전의 많은 노력은 조절 가능한 유일한 매개변수인 게이트 전압을 조절하는 것이었다. 이러한 노력은 이들 구동 트랜지스터의 게이트 전압을 조절하기 위한 기준회로의 부가를 필요로 하였다. 이 기술은 한번에 스위치되는 단 하나의 출력버퍼회로에서는 동시에 여러 개의 출력버퍼회로가 스위칭되므로, 전원선의 노이즈는 이들 출력버퍼회로로부터 누적된다. 따라서, 이 기술은 별로 효과적이지 못하다.
반면에 본 발명에 따르면 출력버퍼회로의 구동 트랜지스터의 게이트 전압은 이웃하는 출력버퍼회로가 스위칭되는지의 여부에 따라 제어된다.
제3도는 본 발명의 실시예에 따르는 출력버퍼회로(30)를 도시한 것으로, 각 출력버퍼회로는 Vcc와 접지 전압 사이에 직렬로 접속되어 있는 풀-업 구동 트랜지스터(28)와 풀-다운 구동 트랜지스터(29)를 갖는다. NMOS 트랜지스터(28,29)의 각각의 소오스와 드레인은 출력버퍼회로의 출력단(22)에 공통으로 접속된다. 구동 트랜지스터(28,29)의 게이트는 입력단(20)의 입력 논리 신호에 대응하여 상보적인 방식으로 제어된다. 입력단(20)은 낸드(NAND)게이트(23)의 입력 노드에 접속되고, 상기 낸드 게이트(23)의 출력 노드(54)는 인버터(26)를 통해 구동 트랜지스터(28)의 게이트에 접속된다. 입력단(20)은 또한 인버터(25)를 통하여 낸드 게이트(24)의 입력 노드에 접속되어 있다. 낸드 게이트(24)의 출력 노드(53)는 인버터(27)를 통하여 구동 트랜지스터(29)의 게이트에 접속되어 있다. 낸드 게이트(23 및 24)의 제2입력 노드는 각각 인에이블 신호를 받는 제어단(21)에 접속되어 있다.
제3도에서 알 수 있듯이 각각의 출력버퍼회로(30)는 또한 속도 증가 블록(speed enhancement block)(31)에 의해 다른 출력버퍼회로에 접속되어 있다. 각 블록(31)은 라인(51,52)에 의해 이웃하는 출력버퍼회로(30)에 접속되어 있다. 또한 낸드 게이트(23,24)의 출력 노드(54,53)는 각각 또 다른 이웃하는 출력버퍼회로의 속도 증가 블록(31)에 접속되어 있다. 일반적으로, 제1출력버퍼회로 내의 상응하는 구동 트랜지스터가 스위칭되지 않는 경우에, 제1출력버퍼회로에 연결되어 있는 제2출력버퍼회로 내의 속도 증가 블록(31)은 제2출력버퍼회로내의 구동 트랜지스터의 전압을 고속 변화시킬 수 있게 된다.
각 출력버퍼회로(30)내의 속도 증가 블록(31)의 회로도를 제4도에 나타낸다. 통상의 인버팅(inverting) 회로를 갖는 인버터(26,27)에는 트랜지스터(34,36; 35,37)가 각각 접속되어 있다. PMOS 트랜지스터(34)는 Vcc 전원에 접속된 소오스와, NMOS 트랜지스터(36)의 드레인에 접속된 드레인을 갖는다. 트랜지스터(36)는 트랜지스터(42,44) 사이의 공통 접속 부분인 인버터(26)의 출력 노드에 접속된 소오스를 갖는다. PMOS 트랜지스터(34)의 게이트는 인버터(26)의 PMOS 트랜지스터(44)의 게이트에 접속되어 있다. NMOS 트랜지스터(36)의 게이트는 라인(52)에 연결되어 있고, 이는 앞선 출력버퍼회로의 낸드 게이트(23)의 출력 노드(54)에 연결되어 있다.
마찬가지로, 가속 블록(31)의 PMOS 트랜지스터(35)는 Vcc 전원에 접속된 소오스와 NMOS 트랜지스터(37)의 드레인에 접속된 드레인을 갖는다. NMOS 트랜지스터(37)는 트랜지스터(41,43) 사이의 공통 연결부분인 인버터(27)의 출력 노드에 접속된 소오스를 갖는다. PMOS 트랜지스터(35)의 게이트는 인버터(27)의 PMOS 트랜지스터(43)의 게이트에 접속되어 있다. NMOS 트랜지스터(37)의 게이트는 라인(51)에 연결되어 있고, 이는 앞선 출력버퍼회로의 낸드 게이트(23)의 출력 노드(53)에 접속되어 있다.
인버터(26,27)의 트랜지스터는 구동 트랜지스터(28,29)의 각각의 게이트에 최소 저압 바이어스를 제공하도록 크기가 정해진다. 즉, 인버터(26,27)의 트랜지스터는 과다한 노이즈를 창출하는 것을 피하기 위해 구동 트랜지스터가 서서히 스위칭되도록 구동 트랜지스터(28,29)의 게이트에 꼭 필요한 전류 만을 제공한다. 물론 성능은 출력버퍼회로용으로 적절하지 않다.
앞선 출력버퍼회로가 상응하는 풀-업 구동 트랜지스터(28)를 구동 시키지 않는 경우, 논리 1신호가 라인(52)상에 접수되어 시험 중인 출력버퍼회로의 트랜지스터(36)를 턴-온시키게 되고, 이에따라 속도증가 블록(31)은 구동 트랜지스터(28)를 작동할 수 있게 된다. 입력단(20)의 신호는 낸드 게이트(23)의 출력신호를 논리 0으로 만들어서 인버터(26)의 트랜지스터인 PMOS 트랜지스터(44)는 턴-온시키고, NMOS 트랜지스터(42)는 턴-오프시키며, 속도 증가 블록(31)의 PMOS 트랜지스터(34)는 턴-온시킨다. 그에 따라 구동트랜지스터(28)의 게이트가 충전되어 트랜지스터(38)가 턴-온된다. 2개의 트랜지스터(34,36)는 풀-업 구동트랜지스터(28)의 게이트의 충전을 빨리시키기 위해 많은 전류를 통과시키기에 충분히 큰 크기로 되어 있으므로 트랜지스터(28)는 빨리 턴-온되며 이때의 △IPU/△t가 커진다. 따라서 스위칭 속도는 향상되는 반면, 노이즈가 생성된다. 그러나, 앞선 출력버퍼회로는 자신의 풀-업 구동 트랜지스터(28)를 턴-온시키지 않았고, 더욱이 라인(52)으로 다음 출력버퍼회로에 연결된 출력 노드(54)의 신호는 다음 출력버퍼회로의 풀-업 구동 트랜지스터(28)가 빠르게 턴-온되지 않도록 제어하므로 노이즈 생성이 최소화된다.
이와 유사하게 속도 증가 블록(31)의 트랜지스터(35,36)도 같은 방식으로 크기가 결정되고 동작된다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (8)

  1. 제1전원과 제2전원 사이에 접속된 복수개의 출력버퍼회로를 구비하며, 각각의 버퍼회로는 입력단과 출력단을 구비하는 집적회로장치에 있어서, 상기 복수개의 버퍼회로의 동시 동작에 의해 누적되는 노이즈가 감소될 수 있도록 상기 출력버퍼회로는, 각각의 트랜지스터가 제1 및 제2소오스/드레인 및 게이트를 구비하고, 제1MOS 트랜지스터의 제1소오스/드레인은 상기 제1전원에 접속되어 있으며, 제1MOS 트랜지스터의 제2소오스/드레인은 상기 출력단과 제2MOS 트랜지스터의 제1소오스/드레인에 접속되어 있고, 상기 제2MOS 트랜지스터의 제2소오스/드레인은 상기 제2전원에 접속되어 있는 제1 및 제2MOS 트랜지스터와, 상기 입력단과 상기 제1 및 제2MOS 트랜지스터의 게이트에 접속되며, 상기 입력단상의 신호의 논리상태에 대응하여 상기 제1MOS 트랜지스터 또는 상기 제2MOS 트랜지스터의 게이트를 번갈아 구동시켜 상기 출력단상에 신호를 발생시키기 위한 논리장치와, 이웃하는 출력버퍼회로의 동작시에는 동작하지 못하게 되어 있으며, 상기 논리수단으로부터 상기 게이트로의 구동속도를 증가시키기 위한 구동속도 증가장치를 포함하는 것을 특징으로 하는 출력버퍼회로.
  2. 제2항에 있어서, 상기 구동속도 증가장치가 상기 논리장치로부터 상기 제1 및 제2MOS 트랜지스터의 게이트로의 전류구동을 증가시키는 것을 특징으로 하는 출력버퍼회로.
  3. 제2항에 있어서, 상기 구동속도 증가장치는 상기 논리장치가 상기 제1 및 제2MOS 트랜지스터의 게이트중 어느 하나의 게이트를 충전시킬때 상기 충전되는 게이트의 전류를 증가시키는 것을 특징으로 하는 출력버퍼회로.
  4. 제2항에 있어서, 상기 논리장치는 제1 및 제2출력노드를 갖는 논리 게이트를 가지며, 상기 논리게이트의 제1출력노드는 제1인버터의 입력노드에 접속되어 있고, 상기 제1인버터는 상기 제1MOS 트랜지스터의 상기 게이트에 접속되어 있는 출력노드를 구비하며, 상기 논리게이트의 제2출력노드는 제2인버터의 입력노드에 접속되어 있고, 상기 제2인버터는 상기 제2MOS 트랜지스터의 상기 게이트에 접속되어 있는 출력노드를 구비하며, 상기 구동속도 증가장치는 상기 제1 및 제2인버터의 출력노드에 접속되어 있는 것을 특징으로 하는 출력버퍼회로.
  5. 제4항에 있어서, 상기 제1 및 제2인버터는 각각 제1 및 제2소오스/드레인 및 게이트를 구비하는 제3 및 제4트랜지스터를 포함하는데, 상기 제3MOS 트랜지스터의 제1소오스/드레인은 상기 제1전원에 접속되어 있으며, 상기 제3MOS 트랜지스터의 제2소오스/드레인은 상기 인버터 출력노드와 제4MOS 트랜지스터의 제1소오스/드레인에 접속되어 있고, 상기 제3 및 제4MOS 트랜지스터의 게이트는 상기 인버터 입력노드에 접속되어 있고, 상기 속도증가장치는 상기 제1 및 제2인버터와 각각 연관된 제5 및 제6트랜지스터를 포함하는 데, 상기 제5 및 제6트랜지스터는 각각 제1 및 제2소오스/드레인 및 게이트를 구비하고, 상기 제5MOS 트랜지스터의 제2소오스/드레인은 제6MOS 트랜지스터의 제1소오스/드레인에 접속되어 있고, 상기 제6MOS 트랜지스터의 제2소오스/드레인은 상기 각 인버터 출력노드에 접속되어 있으며, 상기 제5MOS 트랜지스터의 게이트는 상기 연관된 인버터의 입력노드에 접속되어 있고, 상기 제6MOS 트랜지스터의 게이트는 상기 이웃하는 출력버퍼회로에 접속되는 것을 특징으로 하는 출력버퍼회로.
  6. 제5항에 있어서, 상기 제1 및 제2인버터 각각과 연관된 상기 제6MOS 트랜지스터의 게이트가 상기 이웃하는 출력버퍼회로의 제1 및 제2인버터 각각의 입력노드에 각각 접속되는 것을 특징으로 하는 출력버퍼회로.
  7. 제5항에 있어서, 상기 제1 및 제2MOS 트랜지스터가 N-채널 트랜지스터를 포함하는 것을 특징으로 하는 출력버퍼회로.
  8. 제7항에 있어서, 상기 제3 및 제5트랜지스터가 P-채널 트랜지스터를 포함하고, 제4 및 제6트랜지스터는 N-채널 트랜지스터를 포함하는 것을 특징으로 하는 출력버퍼회로.
KR1019930016158A 1992-08-19 1993-08-19 노이즈 경감회로를 갖는 출력버퍼회로 KR960016434B1 (ko)

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