KR950002725B1 - 3상태 출력버퍼 - Google Patents
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Abstract
내용 없음.
Description
제1도는 3상태 출력버퍼의 출력단의 구동시 시간에 대한 전류변화 도표.
제2도는 종래의 일반적인 3상태 출력버퍼의 회로도.
제3도는 본 발명에 따른 3상태 출력버퍼의 회로도.
제4도는 종래의 경우와 비교한 본 발명 출력버퍼의 풀업 PMOS트랜지스터의 시간에 대한 전류변화도표.
제5도는 종래의 경우와 비교한 본 발명 출력버퍼의 풀다운 NMOS 트랜지스터의 시간에 대한 전류변화도표.
제6도는 제3도의 노드 1에 걸리는 전압에 대한 능동 저항소자의 전류변화도표.
제7도는 제3도의 노드 2에 걸리는 전압에 대한 능동 저항소자의 전류변화도표.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1제어부
2 : 제2제어부, NM2 내지 NM5.NMOS 트랜지스터, PM2 내지 PM5.PMOS 트랜지스터
본 발명은 3상태 출력버퍼에 관한 것으로, 보다 상세하게는 출력단의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 각 게이트 전압이 서서히 증가 또는 감소되도록 하므로써 출력단의 풀업 또는 풀다운 구동시 발생되는 피크전류의 값을 최대한 줄여 노이즈(noise)를 감소시키도록 되어진 출력버퍼에 관한 것이다.
3상태 출력버퍼는 일반적으로 출력단의 구동시 시간에 따른 전류변화가 제1도에 도시한 바와같은 상태로 나타나게 되는데, 종래의 일반적인 3상태 출력버퍼(제2도)의 경우 출력단의 풀업 또는 풀다운 구동시 발생하는 과다한 전류량이 반도체 칩의 노이즈 원인으로 작용을 하여 오동작을 유발하거나 또는 전반적인 지연작동을 유발하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 감안하여 창출한 것으로, 출력단의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 각 게이트 전압이 서서히 증가 또는 감소되도록 하므로써 출력단의 풀업 또는 풀다운 구동시 발생되는 피크전류의 값을 최대한 줄여 노이즈를 감소시키도록 되어진 3상태 출력버퍼를 제공하는데 그 목적이 있는 것이다.
본 발명에 따른 3상태 출력버퍼는, 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 각각에 별개의 구동전압을 인가토록 되어진 3상태 출력버퍼에 있어서, 입력전압의 소정레벨로의 변환시 상기 풀업PMOS 트랜지스터를 신속히 디스에이블(disable)시키기 위한 PMOS 트랜지스터, 입력전압의 소정레벨로의 변환시 상기 풀업 PMOS 트랜지스터를 슬루우 율(slew rate)을 조절하면서 인에이블(enable)시키기 위해 상기 풀업 PMOS 트랜지스터의 게이트측에서 상기 PMOS 트랜지스터와 서로 병렬로 연결된 양 NMOS 트랜지스터 그리고 상기 양 NMOS 트랜지스터중 일측 NMOS 트랜지스터에 직렬로 연결된 능동 저항소자인 NMOS 트랜지스터를 가지는 제1제어부와; 입력전압의 소정레벨로의 변환시 상기 풀다운 NMOS 트랜지스터를 신속히 디스에이블시키기 위한 NMOS 트랜지스터, 입력전압의 소정레벨로의 변환시 상기 풀다운 NMOS 트랜지스터를 슬루우율을 조절하면서 인에이블시키기 위해 상기 풀다운 NMOS 트랜지스터의 게이트측에서 상기 NMOS 트랜지스터와 서로 병렬로 연결된 양 PMOS 트랜지스터 그리고 상기 양 PMOS 트랜지스터중 일측 PMOS 트랜지스터와 직렬로 연결된 능동저항소자인 PMOS 트랜지스터를 가지는 제2제어부가 구성되어서 이루어진 것이다.
이하, 본 발명을 첨부시킨 도면을 참고로 하여 상세히 설명한다.
제3도는 본 발명에 따른 3상태 출력버퍼의 회로도로서, 도면부호중 G1,G2 및 G3는 3상태 논리의 구현을 위한 제1, 제2 및 제3논리게이트이며, 고임피던스를 원하지 않는 일반적인 출력버퍼에서는 이들을 사용하지 않아도 된다. 한편, PM1 및 NM1은 출력단의 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터이다. 도면부호1은 제2논리게이트(G2)의 출력상태에 따라 풀업 PMOS 트랜지스터(PM1)의 구동을 제어하기 위한 제1제어부로서, 하나의 PMOS 트랜지스터(PM2) 및 세개의 NMOS 트랜지스터(NM2 내지 NM4)로 구성되어 있고, 도면부호2는 제3논리게이트(G3)의 출력상태에 따라 풀다운 NMOS 트랜지스터(NM1)의 구동을 제어하기 위한 제2제어부로서, 하나의 NMOS 트랜지스터(NM5) 및 세개의 PMOS 트랜지스터(PM3 내지 PM5)로 구성되어 있다.
이와같은 구성으로 된 본 발명은 먼저 입력신호(Di)의 레벨이 로우상태(0V)에서 하이상태(5.0V)로 변환될시 노드 1은 PMOS 트랜지스터(PM2)에 의해 급격히 하이레벨로 상승하여 풀업 PMOS 트랜지스터(PM1)를 턴오프시키게 되며, 이에 따라 풀업 PMOS 트랜지스터(PM1)를 통해 풀다운 NMOS 트랜지스터(NM1)로 흐르는 전류를 차단할 수 있게 된다. 이때, 노드 2는, 노드 2의 전압에 따른 소정의 선형저항값을 갖도록 한 PMOS 트랜지스터(PM3)에 의해 전압이 서서히 상승하게 된다.
한편, 입력신호(Di)의 레벨이 하이상태에서 로우상태로 변환될시 노드 2는 NMOS 트랜지스터(NM5)에 의해 급격히 로우레벨로 하강하여 풀다운 NMOS 트랜지스터(NM1)를 턴오프시키게 되며, 이에 따라 풀업 PMOS 트랜지스터(PM1)를 통해 풀다운 NMOS 트랜지스터(NM1)로 흐르는 전류를 차단할 수 있게 된다. 이때, 노드 1은, 노드 1의 전압에 따른 소정의 선형저항값을 갖도록 한 NMOS 트랜지스터(NM3)에 의해 전압이 서서히 하강하게 된다.
이와같은 결과로 출력단의 풀업 또는 풀다운 구동시 발생되는 피크전류의 값을 최대한 줄일 수 있게 되는데, 이때의 결과치를 제4도 및 제5도에서 종래의 경우와 비교하여 나타내었으며, 도시된 바와같이 종래의 경우보다 훨씬 적은 피크전류가 흐르게 됨을 알 수 있다.
제6도는 제3도의 노드 1에 걸리는 전압에 대한 NMOS 트랜지스터(NM3)의 전류변화 도포이며, 제7도는 제3도의 노드 2에 걸리는 전압에 대한 PMOS 트랜지스터(PM3)의 전류변화 도표이다.
이와같은 본 발명은 출력단의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 각 게이트전압이 서서히 증가 또는 감소되도록 하므로써 출력단의 풀업 또는 풀다운 구동시 발생되는 피크전류의 값을 최대한 줄여 노이스를 감소시킬 수 있게 되는 등의 장점이 있는 것이다.
Claims (1)
- 풀업 PMOS 트랜지스터(PM1)와 풀다운 NMOS 트랜지스터(NM1)의 각각에 별개의 구동전압을 인가토록 되어진 3상태 출력버퍼에 있어서, 입력전압의 소정레벨로의 변환시 상기 풀업 PMOS 트랜지스터(PM1)를 신속히 디스에이블시키기 위한 PMOS 트랜지스터(PM2), 입력전압의 소정레벨로의 변환시 상기 풀업 PMOS 트랜지스터(PM1)를 슬루우 율을 조절하면서 인에이블시키기 위해 상기 풀업 PMOS 트랜지스터(PM1)의 게이트측에서 상기 PMOS 트랜지스터(PM2)와 서로 병렬로 연결된 양 NMOS 트랜지스터(NM2 및 NM4) 그리고 상기 일측 NMOS 트랜지스터(NM2)에 직렬로 연결된 NMOS 트랜지스터(NM3)를 가지는 제1제어부(1)와; 입력전압의 소정레벨로의 변환시 상기 풀다운 NMOS 트랜지스터(NM1)를 신속히 디스에이블시키기 위한 NMOS 트랜지스터(NM5), 입력전압의 소정 레벨로의 변환시 상기 풀다운 NMOS 트랜지스터(NM1)를 슬루우 율을 조절하면서 인에이블시키기 위해 상기 풀다운 NMOS 트랜지스터(NM1)의 게이트측에서 상기 NMOS 트랜지스터(NM5)와 서로 병렬로 연결된 양 PMOS 트랜지스터(PM4 및 PM5) 그리고 상기 일측 PMOS 트랜지스터(PM4)에 직렬로 연결된 PMOS 트랜지스터(PM3)를 가지는 제2제어부(2)가 구성되어서 이루어짐을 특징으로 하는 3상태 출력버퍼.
Priority Applications (1)
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|---|---|---|---|
| KR1019920004876A KR950002725B1 (ko) | 1992-03-26 | 1992-03-26 | 3상태 출력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004876A KR950002725B1 (ko) | 1992-03-26 | 1992-03-26 | 3상태 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930020446A KR930020446A (ko) | 1993-10-19 |
| KR950002725B1 true KR950002725B1 (ko) | 1995-03-24 |
Family
ID=19330849
Family Applications (1)
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|---|---|---|---|
| KR1019920004876A KR950002725B1 (ko) | 1992-03-26 | 1992-03-26 | 3상태 출력버퍼 |
Country Status (1)
| Country | Link |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1992
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Also Published As
| Publication number | Publication date |
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| KR930020446A (ko) | 1993-10-19 |
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