JP2567153B2 - Ｃｍｏｓ出力バッファ回路 - Google Patents

Ｃｍｏｓ出力バッファ回路

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JP2567153B2
JP2567153B2 JP3002815A JP281591A JP2567153B2 JP 2567153 B2 JP2567153 B2 JP 2567153B2 JP 3002815 A JP3002815 A JP 3002815A JP 281591 A JP281591 A JP 281591A JP 2567153 B2 JP2567153 B2 JP 2567153B2
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transistor
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康規 田中
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  • Electronic Switches (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
ＣＭＯＳディジタル回路で使用されるＣＭＯＳ出力回路
に関する。
【０００２】
【従来の技術】一般に半導体回路装置において、半導体
チップはパッケージに収納され使用される。このため、
半導体チップの出力バッファと外部回路とはリードフレ
ームを介して接続されることになる。このリードフレー
ムがインダクタンス成分Ｌを持つために、半導体回路に
流れ込む（流れ出す）電流ｉが変化するとＬ×（ｄｉ／
ｄｔ）でノイズが発生する。
【０００３】上記ノイズについて、図５に示す半導体回
路中に通常設けられる従来の出力バッファ回路の動作波
形図で説明する。図中各波形は出力バッファ回路の入力
波形41、出力波形42、接地電圧ＶＳＳ波形43、電源電圧
ＶＤＤ波形44である。ノイズには二つのピークがあり、
一つはスイッチングの初期、出力端子の電圧が変化し始
めたときに電源ライン上に生じるもので、初期ノイズ
（図中ａ）と呼ばれるもの、もう一つは出力電圧が最終
値に達した後にアンダーシュート（図中ｂ）やオーバシ
ュート（図中ｃ）が生じて電源ラインに影響を及ぼすも
ので、リンギングノイズ（図中ｄ）と呼ばれるものであ
る。
【０００４】初期ノイズはバッファ回路の出力端子に寄
生する容量性負荷を充電するために電源端子を流れる電
流の増加により生じ、リンギングは充電放電が終り、電
流が減少するために生ずるものである。これらのノイズ
はバッファ回路の駆動力が大きいものほど大きくなる傾
向がある。
【０００５】図６はノイズ発生量が比較的少ない駆動力
の小さなバッファ回路を並列接続した従来の回路図であ
る。入力端子45と出力端子46との間に並列に挿入されて
いる個々のバッファ回路47の動作タイミングを微妙にず
らすことによって初期ノイズのピーク値を低く抑える。
【０００６】このような構成では、分割した各バッファ
回路45の入力端子は寄生容量Ｃ0 ，Ｃ1 ，Ｃ2 …Ｃn-1
を持ち、分割したバッファ回路45のそれぞれの入力端子
間に抵抗Ｒ1 ，Ｒ2 …Ｒn-1 を挿入して配線される。こ
のため、ＣＲ時定数の遅延が生じ、これを利用した構成
となっている。
【０００７】このような方法では、先に動くバッファ回
路と後から動くバッファ回路の出力が競合し、貫通電流
の問題があり、動作のタイミングを大きくずらすことが
できない。このため、図７に示す出力波形48、ＶＳＳ波
形49、ＶＤＤ波形50に示すように、初期ノイズには有効
であるが、リンギングに対しての効果があまり高くな
い。
【０００８】図８は特開昭６１−２４４１２４号公報に
記載された回路構成である。出力端子51に接続される最
終段が駆動能力の小さいインバータ52、駆動能力の大き
いインバータ53に分けられている。インバータ52はＰチ
ャネル型ＭＯＳトランジスタ54、Ｎチャネル型ＭＯＳト
ランジスタ55からなり、これらトランジスタ54，55の両
ゲートは前段のインバータ56の出力端子に接続されてい
る。また、インバータ53はＰチャネル型ＭＯＳトランジ
スタ57、Ｎチャネル型ＭＯＳトランジスタ58からなり、
トランジスタ57のゲートは前段のインバータ59の出力端
子に接続され、トランジスタ58のゲートは前段のインバ
ータ60の出力端子に接続されている。インバータ56，5
9，60の入力端は入力端子61に接続されている。
【０００９】上記インバータ52を駆動させる前段のイン
バータ56、上記インバータ53を駆動させる前段のインバ
ータ59，60それぞれの回路しきい値Ｖth56，Ｖth59，Ｖ
th60はＶth60＜Ｖth56＜Ｖth59の関係にある。このた
め、入力信号が変化すると、まず駆動力の大きいインバ
ータ53がハイインピーダンスになった後に駆動力の小さ
いインバータ52が動作し、その後、駆動力の大きいイン
バータ53が動作する。
【００１０】図８の構成の回路で入力が“Ｈ”レベルか
ら“Ｌ”レベルになる場合の動作を図９に示す出力波形
62、ＶＳＳ波形63、ＶＤＤ波形64の波形図を参照して説
明する。入力電圧が始めインバータ59の回路しきい値に
達し、インバータ53がハイインピーダンス状態になる。
その後、入力電圧がインバータ56の回路しきい値に達
し、トランジスタ54がオンする。このときＶＳＳ電源ラ
インにノイズが生じるが、インバータ52の駆動力は小さ
いのでノイズのレベルは小さい。次に入力電圧がインバ
ータ60の回路しきい値に達し、トランジスタ58がオンす
る。この時に生じるノイズはすでに出力電圧が下がり始
めているので、インバータ52を使わずにいきなりインバ
ータ53を動作させた場合よりも小さくなる。また、入力
が“Ｌ”レベルから“Ｈ”レベルになる場合も同様であ
る。
【００１１】このような方法では、終段の２つのインバ
ータ52，53の出力が競合するようなことはない。従っ
て、初期ノイズとリンギングノイズの両者に対して有効
な方法となり得る。しかし、動作のタイミングをずらす
ために前段のインバータの回路しきい値の違いを利用し
ているので、入力信号のライズタイム，フォールタイム
の影響を受ける。すなわち、ライズタイム，フォールタ
イムが短い場合、インバータ52の動作後、十分な時間間
隔なしにインバータ53が動作することになる。従って、
この回路には波形を考慮した信号を入力する必要があ
る。
【００１２】さらに、インバータ56の駆動力が高いと、
入力信号がＶth56に達した際にインバータ52の入力電圧
が急激に変化する。このとき、インバータのオンする側
のトランジスタに急激に電流が流れ出す。ノイズの大き
さは電流の変化率に比例するので、インバータ52のサイ
ズを小さくして駆動力を下げてもインバータ56の駆動力
によってはノイズが十分に小さくならないこともある。
【００１３】また、半導体基板上のパターン設計時にも
終段のインバータを分割し、それぞれに駆動回路が必要
となる等の制約がある。よって、このような構成の出力
バッファを集積回路に組み込んだ場合、電源ラインと出
力端子上に発生するノイズを十分に抑えられず、ノイズ
による誤動作を招く恐れがある。
【００１４】
【発明が解決しようとする課題】このように、従来で
は、出力バッファの動作によるノイズは出力バッファに
流れる電流ｉの変化率ｄｉ／ｄｔに比例するので、トラ
ンジスタのサイズを小さくしてｉの最大値を規制するこ
とによりｄｉ／ｄｔを制限する方法をとっていた。しか
し、ｉの最大値を低く抑えていてもｉの変化率ｄｉ／ｄ
ｔはトランジスタのソース，ドレイン間電圧ＶGSの波形
に影響され、最終段のトランジスタに加わるＶGSが急激
に変化する場合、ノイズ防止の効果がうすれるという欠
点があった。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、集積回路の出力バッフ
ァの動作時に電源ラインと出力端子上に発生するノイズ
を削減し、集積回路に組み込まれた場合にノイズによる
誤動作を防止するＣＭＯＳ出力バッファ回路を提供する
ことにある。
【００１６】
【課題を解決するための手段】この発明のＣＭＯＳ出力
バッファ回路は、それぞれのソースが高電位電源、低電
位電源に結合され、それぞれのドレインが出力端子に接
続された、第１のＰチャネルＭＯＳトランジスタ及び第
１のＮチャネルＭＯＳトランジスタで構成される出力段
ＣＭＯＳ回路と、入力信号を受けるそれぞれのゲートは
共通接続され、それぞれのドレインは前記第１のＰチャ
ネルＭＯＳトランジスタのゲートに接続された第２のＰ
チャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯ
Ｓトランジスタを含む第１ＣＭＯＳ回路と、前記入力信
号を受けるそれぞれのゲートは共通接続され、それぞれ
のドレインは前記第１のＮチャネルＭＯＳトランジスタ
のゲートに接続された第３のＰチャネルＭＯＳトランジ
スタ及び第３のＮチャネルＭＯＳトランジスタを含み、
前記第１のＮチャネルＭＯＳトランジスタの、オンする
時のゲート，ソース間電圧の変化速度がオフする時のゲ
ート，ソース間電圧の変化速度よりも遅延するようにし
た第２ＣＭＯＳ回路と、前記第１のＰチャネルＭＯＳト
ランジスタのオン抵抗を高くするために前記第１ＣＭＯ
Ｓ回路において前記第２のＮチャネルＭＯＳトランジス
タのソースと前記低電位電源との間に電流通路が形成さ
れ、ゲートが前記第２のＮチャネルＭＯＳトランジスタ
のソースに接続された第４のＮチャネルＭＯＳトランジ
スタとを具備したことを特徴としている。
【００１７】
【作用】この発明では、出力トランジスタのソース，ド
レイン間電圧ＶGSの波形を直接コントロールすることに
より、出力バッファに流れる電流ｉが増加する際の変化
率ｄｉ／ｄｔが制御する。従って、ｉの最大値も制限で
きる。これにより、ノイズを確実に削減する。
【００１８】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
【００１９】図１はこの発明に係るＣＭＯＳバッファ回
路の構成を示す回路図である。入力端子1 にＰチャネル
型ＭＯＳトランジスタ2 、Ｎチャネル型ＭＯＳトランジ
スタ3 の両ゲートが接続されている。これらトランジス
タ2 ，3 の両ドレインが最終段の出力プルアップ用のＰ
チャネル型ＭＯＳトランジスタ4 のゲートに接続されて
いる。トランジスタ2 ，4 のソースは電源電圧ＶＤＤに
接続されている。トランジスタ3 のソースと接地電圧Ｖ
ＳＳとの間にはクリップ用のＮチャネル型ＭＯＳトラン
ジスタ5 が挿入されている。このトランジスタ5 のゲー
トとドレインは接続されている。
【００２０】また、入力端子1 にＰチャネル型ＭＯＳト
ランジスタ6 、Ｎチャネル型ＭＯＳトランジスタ7 の両
ゲートが接続されている。これらトランジスタ6 ，7 の
両ドレインが最終段の出力プルダウン用のＮチャネル型
ＭＯＳトランジスタ8 のゲートに接続されている。トラ
ンジスタ7 ，8 のソースは接地電圧ＶＳＳに接続されて
いる。トランジスタ6 のソースは電源電圧ＶＤＤに接続
されている。出力プルアップ用のトランジスタ4 、出力
プルダウン用のトランジスタ8 の両ドレインは出力端子
9 に接続されている。
【００２１】ここでは、最終段の出力プルダウン用のト
ランジスタ8 を駆動制御するトランジスタ6 ，7 が以下
のように構成されている。トランジスタ6 でトランジス
タ8のゲート，ソース間電圧（ＶGS）を“Ｌ”レベルか
ら“Ｈ”レベルにするのに要する時間が、トランジスタ
7でトランジスタ8 のＶGSを“Ｈ”レベルから“Ｌ”レ
ベルにするのに要する時間より長くなるようにしてい
る。具体的には他のトランジスタに比べてトランジスタ
6 のチャネル長を大きく、チャネル幅を小さくした構成
となっている。図２は図１の回路において入力信号のレ
ベルが変化した場合の動作を示す波形図であり、それぞ
れ出力波形11、ＶＳＳ波形12、ＶＤＤ波形13を示す。
【００２２】入力信号が“Ｈ”レベルから“Ｌ”レベル
に変化するとトランジスタ4 のＶGSは速やかに“Ｈ”レ
ベルとなり、トランジスタ4 はオフする。このため、ト
ランジスタ8 がオンしても貫通電流の心配はない。トラ
ンジスタ8 のＶGSはトランジスタ6 の駆動力が小さいた
め急には上昇せず、トランジスタ8 に流れる電源ノイズ
に比例する電流の変化率は小さく、初期ノイズａを小さ
く抑えることができる。
【００２３】出力電圧は容量性負荷の電荷を放電しなが
ら低下していく。放電電流はピークを迎えた後減少する
が、このときの電流の変化率もトランジスタ8のＶGSを
低く保ち駆動力を弱めてあるので小さく、リンギングノ
イズｂは小さくなる。
【００２４】ところで、容量性負荷の容量値はある程度
予想できるので、出力電圧が“Ｌ”レベルに達するのに
必要な時間は予測できる。トランジスタ6 のサイズは、
出力電圧が“Ｌ”レベルに達した後にトランジスタ8 の
ＶGSをＶＤＤとなるようにしてある。このため、トラン
ジスタ8 の駆動能力が不足するようなことはない。
【００２５】次に、入力信号が“Ｌ”レベルから“Ｈ”
レベルに変化した場合、トランジスタ8 のＶGSは速やか
に“Ｌ”レベルになり、トランジスタ8 はオフする。ト
ランジスタ4 のＶGSはトランジスタ5による電流制限と
電圧クリップの働きのため、緩やかに“Ｌ”レベルへと
推移する。このため、初期ノイズ、リンギングノイズ共
に削減できる。ただし、トランジスタ4 のＶGSはトラン
ジスタ5 によりクリップされるので若干駆動力が低下す
る。上記図１の回路を構成する各トランジスタのチャネ
ル幅Ｗ、チャネル長Ｌの一例を以下に示す。 トランジスタ2 ，3 ，5 ，7 については、Ｗ＝２０μ
ｍ，Ｌ＝１μｍ。 トランジスタ6 については、Ｗ＝４μｍ，Ｌ＝３．５μ
ｍ。 トランジスタ4 については、Ｗ＝３２０μｍ，Ｌ＝１μ
ｍ。 トランジスタ8 については、Ｗ＝１２８μｍ，Ｌ＝１μ
ｍ。
【００２６】図３はこの発明の第２の実施例のＣＭＯＳ
バッファ回路の構成を示す回路図である。入力端子21に
Ｐチャネル型ＭＯＳトランジスタ22、Ｎチャネル型ＭＯ
Ｓトランジスタ23の両ゲートが接続されている。これら
トランジスタ22，23の両ドレインは最終段の出力プルア
ップ用のＰチャネル型ＭＯＳトランジスタ24のゲートに
接続されている。トランジスタ22，24のソースは電源電
圧ＶＤＤに接続されている。トランジスタ23のソースと
接地電圧ＶＳＳとの間には電流制限用のＰチャネル型Ｍ
ＯＳトランジスタ25が挿入されている。このトランジス
タ25のゲートとドレインは接続されている。また、トラ
ンジスタ24のゲートと接地電圧ＶＳＳとの間には、レベ
ル補償用のＮチャネル型ＭＯＳトランジスタ26が挿入さ
れている。このトランジスタ26のゲートはトランジスタ
23のゲートと共通に接続されている。
【００２７】また、入力端子21にＰチャネル型ＭＯＳト
ランジスタ27、Ｎチャネル型ＭＯＳトランジスタ28の両
ゲートが接続されている。これらトランジスタ27，28の
両ドレインは最終段の出力プルダウン用のＮチャネル型
ＭＯＳトランジスタ29のゲートに接続されている。トラ
ンジスタ28，29のソースは接地電圧ＶＳＳに接続されて
いる。トランジスタ27のソースと電源電圧ＶＤＤとの間
には電流制限用のＮチャネル型ＭＯＳトランジスタ30が
挿入されている。このトランジスタ30のゲートとドレイ
ンは接続されている。また、トランジスタ29のゲートと
電源電圧ＶＤＤとの間には、レベル補償用のＰチャネル
型ＭＯＳトランジスタ31が挿入されている。このトラン
ジスタ31のゲートはトランジスタ27のゲートと共通に接
続されている。出力プルアップ用のトランジスタ24、出
力プルダウン用のトランジスタ29の両ドレインは出力端
子32に接続されている。
【００２８】上記構成では、トランジスタ25（または3
0）がバックゲートバイアス効果によって、トランジス
タ23（または27）の動作電流を制限するので、このまま
では出力用のトランジスタ24（または29) のＶGSはＶＳ
Ｓ（またはＶＤＤ）レベルに達しなくなる。そこで、ト
ランジスタ26（または31）を設けることによって、トラ
ンジスタ24（または29) のＶGSがＶＳＳ（またはＶＤ
Ｄ）レベルとなるように補償している。このレベル補償
用のトランジスタ26，31はチャネル長、チャネル幅等に
より駆動力が低くなるように設定されている。
【００２９】図３の回路において入力信号が“Ｈ”レベ
ルから“Ｌ”レベルに変化した場合の動作について説明
する。トランジスタ24のＶGSは速やかに“Ｈ”レベルと
なり、トランジスタ24はオフする。トランジスタ29のＶ
GSは、２個のトランジスタ31，27のプルアップ動作によ
り上昇する。しかし、トランジスタ27の動作はトランジ
スタ30によって電流が制限され、かつ、トランジスタ31
はもともと駆動力を弱めてあるから、トランジスタ29の
ＶGSは急激には上昇しない。このため、初期ノイズとリ
ンギングノイズを小さく抑えることができる。
【００３０】また、トランジスタ27の動作だけではトラ
ンジスタ30により電圧がクリップされるため、トランジ
スタ29のＶGSをＶＤＤレベルにまで駆動できない。この
ため、出力電圧が“Ｌ”レベルに達した後にトランジス
タ31により、トランジスタ29のＶGSがＶＤＤレベルとな
るように補償される。入力信号が“Ｌ”レベルから
“Ｈ”レベルに変化した場合についても同様であり、こ
の図３の回路のノイズも上記図２で示す波形図のように
削減される。
【００３１】図４はこの発明の第３の実施例のＣＭＯＳ
バッファ回路の構成を示す回路図である。回路構成は上
記図３の回路において、Ｐチャネル型ＭＯＳトランジス
タ25の代りにＮチャネル型ＭＯＳトランジスタ33を設
け、また、Ｎチャネル型ＭＯＳトランジスタ30の代りに
Ｐチャネル型ＭＯＳトランジスタ34を設けたものであ
る。上記トランジスタ33，34はゲートとドレインが接続
されておりダイオードが構成されている。
【００３２】上記トランジスタ33（または34）はしきい
値を利用してクランプ回路を構成したものである。これ
により、トランジスタ23（または27）の動作が所定の電
圧でクランプされ、トランジスタ24（または29）のＶGS
を急激に上昇させないようにする。後は図３と同様に駆
動力の低いトランジスタ26（または31）により出力のト
ランジスタ24（または29）のＶGSがＶＳＳ（またはＶＤ
Ｄ）レベルとなるように補償される。このため、初期ノ
イズとリンギングノイズを小さく抑えることができる。
このような構成では、トランジスタ33，34のしきい値を
変化させ、クランプ電圧を調整することも可能である。
【００３３】
【発明の効果】以上説明したようにこの発明によれば、
トランジスタのソース，ドレイン間電圧ＶGSの波形を直
接コントロールすることにより、電流の変化率が制御で
き、ノイズは確実に削減されるＣＭＯＳ出力バッファ回
路が提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による構成を示す回路
図。
【図２】図１の回路動作を示す波形図。
【図３】この発明の第２の実施例による構成を示す回路
図。
【図４】この発明の第３の実施例による構成を示す回路
図。
【図５】半導体回路中に通常設けられる従来の出力バッ
ファ回路の動作波形図。
【図６】従来の出力バッファ回路の構成を示す回路図。
【図７】図６の回路の動作波形図。
【図８】従来の出力バッファ回路の構成を示す回路図。
【図９】図８の回路の動作波形図。
【符号の説明】
1…入力端子、 2， 4， 6…Ｐチャネル型ＭＯＳトラン
ジスタ、 3， 5， 7，8…Ｎチャネル型ＭＯＳトランジ
スタ、 9…出力端子。
フロントページの続き (72)発明者 越智 伸二 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−5553（ＪＰ，Ａ) 特開 昭62−254520（ＪＰ，Ａ) 特開 昭62−284524（ＪＰ，Ａ) 特開 平１−261923（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 それぞれのソースが高電位電源、低電位
    電源に結合され、それぞれのドレインが出力端子に接続
    された、第１のＰチャネルＭＯＳトランジスタ及び第１
    のＮチャネルＭＯＳトランジスタで構成される出力段Ｃ
    ＭＯＳ回路と、 入力信号を受けるそれぞれのゲートは共通接続され、そ
    れぞれのドレインは前記第１のＰチャネルＭＯＳトラン
    ジスタのゲートに接続された第２のＰチャネルＭＯＳト
    ランジスタ及び第２のＮチャネルＭＯＳトランジスタを
    含む第１ＣＭＯＳ回路と、 前記入力信号を受けるそれぞれのゲートは共通接続さ
    れ、それぞれのドレインは前記第１のＮチャネルＭＯＳ
    トランジスタのゲートに接続された第３のＰチャネルＭ
    ＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジ
    スタを含み、前記第１のＮチャネルＭＯＳトランジスタ
    の、オンする時のゲート，ソース間電圧の変化速度がオ
    フする時のゲート，ソース間電圧の変化速度よりも遅延
    するようにした第２ＣＭＯＳ回路と、 前記第１のＰチャネルＭＯＳトランジスタのオン抵抗を
    高くするために前記第１ＣＭＯＳ回路において前記第２
    のＮチャネルＭＯＳトランジスタのソースと前記低電位
    電源との間に電流通路が形成され、ゲートが前記第２の
    ＮチャネルＭＯＳトランジスタのソースに接続された第
    ４のＮチャネルＭＯＳトランジスタと を具備したことを
    特徴とするＣＭＯＳ出力バッファ回路。
  2. 【請求項２】 それぞれのソースが高電位電源、低電位
    電源に結合され、それぞれのドレインが出力端子に接続
    された、第１のＰチャネルＭＯＳトランジスタ及び第１
    のＮチャネルＭＯＳトランジスタで構成される出力段Ｃ
    ＭＯＳ回路と、 入力信号を受けるそれぞれのゲートは共通接続され、そ
    れぞれのドレインは前記第１のＰチャネルＭＯＳトラン
    ジスタのゲートに接続された第２のＰチャネルＭＯＳト
    ランジスタ及び第２のＮチャネルＭＯＳトランジスタを
    含む第１ＣＭＯＳ回路と、 前記入力信号を受けるそれぞれのゲートは共通接続さ
    れ、それぞれのドレイン は前記第１のＮチャネルＭＯＳ
    トランジスタのゲートに接続された第３のＰチャネルＭ
    ＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジ
    スタを含む第２ＣＭＯＳ回路と、 前記第１のＣＭＯＳ回路において前記第２のＮチャネル
    ＭＯＳトランジスタのソースと前記低電位電源との間に
    電流通路が形成され、ゲートが前記低電位電源に接続さ
    れた第４のＰチャネルＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタのゲートと前
    記低電位電源との間に電流通路が形成され、前記第１の
    ＰチャネルＭＯＳトランジスタのゲート電圧に対し前記
    第４のＰチャネルＭＯＳトランジスタのスレショルド電
    圧分を補償する第４のＮチャネルＭＯＳトランジスタ
    と、 前記第２のＣＭＯＳ回路において前記第３のＰチャネル
    ＭＯＳトランジスタのソースと前記高電位電源との間に
    電流通路が形成され、ゲートが前記高電位電源に接続さ
    れた第５のＮチャネルＭＯＳトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタのゲートと前
    記高電位電源との間に電流通路が形成され、前記第１の
    ＮチャネルＭＯＳトランジスタのゲート電圧に対し前記
    第５のＮチャネルＭＯＳトランジスタのスレショルド電
    圧分を補償する第５のＰチャネルＭＯＳトランジスタと
    を具備したことを特徴とするＣＭＯＳ出力バッファ回
    路。
  3. 【請求項３】 前記第４のＮチャネルＭＯＳトランジス
    タは前記第１ＣＭＯＳ回路の駆動能力より小さく、ゲー
    トに前記入力信号が供給され、前記第５のＰチャネルＭ
    ＯＳトランジスタは前記第２ＣＭＯＳ回路の駆動能力よ
    り小さく、ゲートに前記入力信号が供給されることを特
    徴とする請求項２記載のＣＭＯＳ出力バッファ回路。
  4. 【請求項４】 それぞれのソースが高電位電源、低電位
    電源に結合され、それぞれのドレインが出力端子に接続
    された、第１のＰチャネルＭＯＳトランジスタ及び第１
    のＮチャネルＭＯＳトランジスタで構成される出力段Ｃ
    ＭＯＳ回路と、 入力信号を受けるそれぞれのゲートは共通接続され、そ
    れぞれのドレインは前記第１のＰチャネルＭＯＳトラン
    ジスタのゲートに接続された第２のＰチャネル ＭＯＳト
    ランジスタ及び第２のＮチャネルＭＯＳトランジスタを
    含む第１ＣＭＯＳ回路と、 前記入力信号を受けるそれぞれのゲートは共通接続さ
    れ、それぞれのドレインは前記第１のＮチャネルＭＯＳ
    トランジスタのゲートに接続された第３のＰチャネルＭ
    ＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジ
    スタを含む第２ＣＭＯＳ回路と、 前記第１のＣＭＯＳ回路において前記第２のＮチャネル
    ＭＯＳトランジスタのソースと前記低電位電源との間に
    電流通路が形成され、ゲートが前記第２のＮチャネルＭ
    ＯＳトランジスタのソースに接続された第４のＮチャネ
    ルＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタのゲートと前
    記低電位電源との間に電流通路が形成され、前記第１の
    ＰチャネルＭＯＳトランジスタのゲート電圧に対し前記
    第４のＮチャネルＭＯＳトランジスタのスレショルド電
    圧分を補償する第５のＮチャネルＭＯＳトランジスタ
    と、 前記第２のＣＭＯＳ回路において前記第３のＰチャネル
    ＭＯＳトランジスタのソースと前記高電位電源との間に
    電流通路が形成され、ゲートが前記第３のＰチャネルＭ
    ＯＳトランジスタのソースに接続された第４のＰチャネ
    ルＭＯＳトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタのゲートと前
    記高電位電源との間に電流通路が形成され、前記第１の
    ＮチャネルＭＯＳトランジスタのゲート電圧に対し前記
    第４のＰチャネルＭＯＳトランジスタのスレショルド電
    圧分を補償する第５のＰチャネルＭＯＳトランジスタと
    を具備したことを特徴とするＣＭＯＳ出力バッファ回
    路。
  5. 【請求項５】 前記第５のＮチャネルＭＯＳトランジス
    タは前記第１ＣＭＯＳ回路の駆動能力より小さく、ゲー
    トに前記入力信号が供給され、前記第５のＰチャネルＭ
    ＯＳトランジスタは前記第２ＣＭＯＳ回路の駆動能力よ
    り小さく、ゲートに前記入力信号が供給されることを特
    徴とする請求項２記載のＣＭＯＳ出力バッファ回路。
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