KR950003017B1 - 저 노이즈 cmos 출력 버퍼 회로 - Google Patents

저 노이즈 cmos 출력 버퍼 회로 Download PDF

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KR950003017B1 KR1019920000358A KR920000358A KR950003017B1 KR 950003017 B1 KR950003017 B1 KR 950003017B1 KR 1019920000358 A KR1019920000358 A KR 1019920000358A KR 920000358 A KR920000358 A KR 920000358A KR 950003017 B1 KR950003017 B1 KR 950003017B1
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음.

Description

저 노이즈 CMOS 출력 버퍼 회로
제1도는 본 발명의 제1실시예에 따른 구성을 도시한 회로도.
제2도는 제1도의 회로 동작을 도시한 파형도.
제3도는 본 발명의 제2실시예에 따른구성을 도시한 회로도.
제4도는 본 발명의 제3실시예에 따른구성을 도시한 회로도.
제5도는 반도체 회로 중에 통상 설치되는 종래 출력 버퍼 회로의 동작 파형도.
제6도는 종래 출력 버퍼 회로의 구성을 도시한 회로도.
제7도는 제6도의 회로의 동작 파형도.
제8도는 종래 출력 버퍼 회로의 구성을 도시한 회로도.
제9도는 제8도의 회로의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2,4,6 : P채널형 MOS 트랜지스터
3,5,7,8 : N채널형 MOS 트랜지스터 9 : 출력단자
본 발명은 반도체 집적 회로, 특히 CMOS 디지탈 회로에 사용되는 CMOS 출력회로에 관한 것이다.
보통 반도체 회로 장치에 있어서, 반도체 칩은 패키지에 수납되어 사용된다. 때문에 반도체 칩의 출력 버퍼와 외부 회로는 리드 프레임을 통해 접속된다. 이 리드 프레임은 인덕턴스 성분(L)을 갖고 있기 때문에 반도체 회로로 유입되는(유출) 전류(i)가 변화하면 L×(di/dt)인 노이즈가 발생한다.
상기 노이즈에 대해서도 제5도에 도시하는 반도체 회로에 통상 설치되는 종래의 버퍼 회로의 동작 파형도로 설명한다. 도면에서 각 파형은 출력 버퍼 회로의 입력 파형(41), 출력 파형(42), 접지 전압 VSS 파형(43), 전원 전압 VDD 파형(44)이다. 노이즈에는 2개의 피크가 있는데, 하나의 스위칭 초기 출력 단자의 전압이 변화하기 시작했을 때 전원 라인 상에 발생하는 것으로 초기에 노이즈(도면에서 a)라고 부르는 것이고, 또 하나는 출력 전압이 최종값에 도달한 후에 언더슈트(도면에서 b)나 오버슈트(도면에서 c)가 생겨서 전원 라인에 영향을 미치는 것으로 링깅 노이즈(도면에서 d)라고 불리는 것이다.
초기 노이즈는 버퍼 회로의 출력단자에 기생하는 용량성 부하를 충전하기 위해 전원 단자를 흐르는 전류의 증가로 발생하고, 링깅 노이즈는 충전 방전이 끝난 전류가 감소하기 때문에 생기는 것이다. 이들 노이즈는 버퍼 회로의 구동력이 클수록 커지는 경향이 있다.
제6도는 노이즈 발생량이 비교적 작고 구동력이 작은 버퍼 회로를 병렬 접속한 종래의 회로도이다. 입력단자(45)와 출력 단자(46)의 사이에 병렬로 삽입되어 있는 각각의 버퍼 회로(47)의 동작 타이밍을 미소하게 변화시킴으로써 초기 노이즈의 피크값을 낮게 억제한다.
이와같은 구성에서는 분할한 각 버퍼 회로(47)의 입력 단자는 기생 용량(C0, C1, C2, …, Cn-1)을 가지며, 분할한 버퍼회로(47)의 각각의 입력 단자 사이에 저항(R1, R2, … Rn-1)이 삽입되어 배선된다. 따라서 CR 시정수의 지연이 생기고, 이것을 이용한 구성으로 되어있다.
이와같은 방법에서는 먼저 동작하는 버퍼 회로와 나중에 동작하는 버퍼 회로의 출력이 경쟁하여 관통 전류의 문제가 생기고 동작 타이밍을 크게 변화시킬 수 없다. 때문에 제7도에 도시한 출력 파형(48), VSS 파형(49), VDD 파형(50)에 도시한 바와 같이, 초기 노이즈에는 유효하나, 링깅 노이즈에 대해서는 별로 효과가 크지 않다.
제8도는 일본 특개(소) 16-244124호 공보에 기재된 회로 구성이다. 출력 단자(51)에 접속되는 최종단은 구동 능력이 작은 인버터(52)와 구동 능력이 큰 인버터(53)으로 나누어져 있다. 인버터(52)는 P 채널형 MOS 트랜지스터(54) 및 N 채널형 MOS 트랜지스터(55)로 이루어지고, 이들 트랜지스터(54 및 55)의 양게이트는 전단의 인버터(56)의 출력 단자에 접속되어 있다. 또한, 인버터(53)은 P 채널형 MOS 트랜지스터(57)와 N 채널형 MOS 트랜지스터(58)로 이루어지고, 트랜지스터(57)의 게이트는 전단의 인버터(59)의 출력 단자에 접속되고, 트랜지스터(58)의 게이트는 전단의 인버터(60)의 출력 단자에 접속되어 있다. 인버터(56, 59 및 60)의 입력단은 입력 단자(61)에 접속되어 있다.
상기 인버터(52)를 구동시키는 전단의 인버터(56), 상기 인버터(53)을 구동시키는 전단의 인버터(59 및 60) 각각의 회로 임계값(Vth56, Vth59 및 Vth60)은 Vth60＜Vth56＜Vth59의 관계가 있다. 때문에, 입력신호가 변화하면 먼저 구동력이 큰 인버터(53)이 하이 임피던스로 된 후에 구동력이 작은 인버터(52)가 동작하고 그 후에는 구동력이 큰 인버터(53)이 동작한다.
제8도의 구성의 회로에서 입력이 "H"레벨에서 "L"레벨로 되는 경우의 동작을 제9도에 도시한 출력 파형(62), VSS형(63) 및 VDD파형(64)의 파형도를 참조하여 설명한다. 입력 전압이 처음의 인버터(59)의 회로 임계값에 도달하여 트랜지스터(54)가 온 된다. 이 때, VSS 전원 라인에 노이즈가 발생되지만, 인버터(52)의 구동력은 작아서 노이즈 레벨은 작다. 다음에, 입력 전압이 인버터(60)의 회로 임계값에 도달하여 트랜지스터(58)이 온 된다. 이 때 발생된 노이즈는 이미 출력 전압이 내려가기 시작하기 때문에, 인버터(52)를 사용하지 않고 갑자기 인버터(53)을 동작시킨 경우 보다도 작아진다. 또한, 입력이 "L"레벨에서 'H"레벨로 되는 경우도 같다.
이와 같은 방법에서는 최종단의 2개의 인버터(52 및 53)의 출력이 경합하는 일은 없다. 따라서, 초기 노이즈와 링깅 노이즈의 모두에 대한 유효한 방법이 될 수 있다. 그러나 동작 타이밍을 변화시키기 위해 전단의 인버터의 회로 임계값의 차를 이용하기 때문에 입력 신호의 상승 시간과 하강 시간의 영향을 받는다. 즉 상승 시간과 하강 시간이 짧은 경우에, 인버터(52)의 동작한 후 충분한 시간 간격없이 인버터(53)이 동작하게 된다. 따라서, 이 회로에는 파형을 고려한 신호를 입력할 필요가 있다.
또한, 인버터(56)의 구동력이 크면, 입력 신호가 Vth56에 도달한 때에 인버터(52)의 입력 전압이 급격히 변화한다. 이 때 인버터가 온되는쪽의 트랜지스터로 급격히 전류가 흐른다. 노이즈의 크기는 전류의 변화율에 비례하기 때문에, 인버터(52)의 크기를작게하여 구동력을 작게해도 인버터(56)의 구동력에 따라 노이즈가 충분히 작아지지 않는 경우도 있다.
또한, 반도체 기판 상의 패턴 설계시에도 최종단의 인버터를 분할하여 각각에 요구되는 등의 제약이 있다. 따라서 이와 같은 구성의 출력 버퍼를 집적 회로에 조립하는 경우, 전원 라인과 출력 단자 상에 발생하는 노이즈를 충분히 억제할 수 없어 노이즈에 의한 오동작을 초래할 위험이 있다.
이와 같이, 종래에는 출력 버퍼의 동작에 의한 노이즈는 출력 버퍼에 흐르는 전류 i의 변화율 di/dt에 비례하기 때문에, 트랜지스터의 크기를 작게하여 i의 최대값을 억제함으로써 di/dt를 제한하는 방법을 사용했다.
그러나 i의 최대값을 낮게 억제해도 i의 변화율 di/dt는 트랜지스터의 소스와 드레인 간의 전압 VGS의 파형에 영향을 받고, 최종단의 트랜지스터에 인가하는 VGS가 급격히 변화하는 경우, 노이즈 방지 효과가 작아지는 결점이 있었다.
본 발명은 상기와 같은 사정을 고려한 된 것으로, 그 목적은 집적 회로의 출력 버퍼의 동작시에 전원 라인과 출력 단자 상에서 발생하는 노이즈를 삭감하고, 집적 회로에 조립하여 넣은 경우에 노이즈에 의한 오동작을 방지하는 CMOS 출력 버퍼 회로를 제공하는 것이다.
본 발명의 CMOS 출력 버퍼 회로는 CMOS 회로로 구성되어 있고 신호를 출력하는 출력단 회로와, 입력신호에 기초하여 상기 CMOS 회로에 제어 신호를 공급하는 전단의 회로를 구성하고, 상기 CMOS 회로에 있어서, 최종단의 CMOS 트랜지스터가 오프로부터 온으로 될 때 게이트와 소스 간의 전압 변화 속도가 이 MOS 트랜지스터가 온으로부터 오프로 될 때 게이트와 소스 간의 전압 변화 속도 보다 늦어지도록 하는 출력단 제어 회로를 구비한 것을 특징으로 한다.
본 발명에서는 출력 트랜지스터의 소스ㆍ드레인 간의 전압 VGS의 파형을 직접 제어함으로써, 출력 버퍼에 흐르는 전류 i가 증가할 때의 변화율 di/dt를 제어한다. 따라서 i의 최대값도 제어할 수 있다. 그래서, 노이즈를 확실하게 절감한다.
이하, 본 발명의 실시예를 도면을 참조해서 설명한다.
제1도는 본 발명에 관한 CMOS 버퍼 회로의 구성을 도시한 회로도이다. 입력 단자(1)에 P 채널형 MOS 트랜지스터(2) 및 N 채널형 MOS 트랜지스터(3)의 양 게이트가 접속되어 있다. 이들 트랜지스터(2 및 3) 및 양 드레인은 최종단의 출력 풀업(pull up)용 P 채널형 MOS 트랜지스터(4)의 게이트에 접속되어 있다. 트랜지스터(2 및 4)의 소스는 전원 전압 VDD에 접속되어 있다. 트랜지스터(3)의 소스와 접지 전압 VSS 사이에는 클립용 N 채널형 MOS 트랜지스터(5)가 삽입되어 있다. 이 트랜지스터(5)의 게이트와 드레인은 접속되어 있다.
또한, 입력 단자(1)에 P 채널형 MOS 트랜지스터(6) 및 N 채널형 MOS 트랜지스터(7)의 양 게이트가 접속되어 있다. 이들 트랜지스터(6 및 7)의 양 드레인은 최종단의 출력 풀 다운용의 N 채널형 MOS 트랜지스터(8)의 게이트에 접속되어 있다. 트랜지스터(7 및 8)의 소스는 접지 전압 VSS에 접속되어 있다. 트랜지스터(6)의 소스는 전원 전압 VDD에 접속되어 있다. 출력 풀 업용 트랜지스터(4) 및 출력 풀 다운용 트랜지스터(8)의 양 드레인은 출력 단자(9)에 접속되어 있다.
여기에서, 최종단의 출력 풀 다운용 트랜지스터(8)을 구동 제어하는 트랜지스터(6 및 7)은 다음과 같이 구성된다. 트랜지스터(6)에서 트랜지스터(8)의 게이트ㆍ소스 간의 전압 VGS를 "L"레벨에서 "H"레벨로 하는데 필요한 시간은 트랜지스터(7)에서 트랜지스터(8)의 GGS를 "H"레벨에서 "L"레벨로 하는데 필요한 시간보다 길어지도록 하고 있다. 구체적으로, 다른 트랜지스터에 비해 트랜지스터(6)의 체널 길이를 길게 하고, 채널 폭을 좁게한 구성으로 되어 있다.
제2도는 제1도의 회로에서 입력 신호 레벨이 변화한 경우의 동작을 도시한 파형도로서, 각각의 출력 파형(11), VSS 파형(12) 및 VDD 파형(13)을 나타낸다.
입력 신호가 "H"레벨에서 "L"레벨로 변화하면 트랜지스터(4)의 VGS는 신속하게 "H"레벨로 되고, 트랜지스터(4)는 오프 한다. 그래서 트랜지스터(8)이 온 되어도 관통 전류의 걱정은 없다. 트랜지스터(8)의 VGS는 트랜지스터(6)의 구동력이 작기 때문에 급격히 상승하지 않고, 트랜지스터(8)에 흐르는 전원 노이즈에 비례하는 전류의 변화율은 작아 초기 노이즈(a)를 작게 억제할 수 있다.
출력 전압은 용량성 부하의 전하를 방전하면서 낮아진다. 방전 전류는 피크를 지나서 감소하는데, 이 때의 전류 변화율도 트랜지스터(8)의 VGS를 낮게 유지하여 구동력이 약해져 작고, 링깅 노이즈(b)는 작아진다.
그런데 용량성 부하의 용량값을 어느 정도 예상할 수 있기 때문에, 출력 전압이 "L"레벨에 도달하는데 필요한 시간을 예측할 수 있다. 트랜지스터(6)의 크기는, 출력 전압이 "L"레벨이 도달한 후 트랜지스터(8)의 VGS를 VDD로 되도록 했다. 그리하여, 트랜지스터(8)의 구동력이 부족하지는 않다.
다음에 입력 신호가 "L"레벨에서 "H"레벨로 변화한 경우, 트랜지스터(8)의 VGS는 신속하게 "L"레벨로 되어 트랜지스터(8)은 오프 된다. 트랜지스터(4)는 VGS는 트랜지스터(5)에 의한 전류 제한과 전압 클립의 작용 때문에 완만하게 "L"레벨로 이동한다. 그래서 초기 노이즈 및 링깅 노이즈를 동시에 삭감할 수 있다. 단 트랜지스터(4)의 VGS는 트랜지스터(5)에 의해 클립되므로 구동력이 약간 저하된다.
다음은 상기 제1도의 회로를 구성하는 각 트랜지스터의 채널 폭(W) 및 채널 길이(L)의 한 예를 나타낸다.
트랜지스터(2, 3, 5, 및 7)에 대해서는 W=20μm, L=1μm
트랜지스터(6)에 대해서는 W=4μm, L=3.5μm
트랜지스터(4)에 대해서는 W=320μm, L=1μm
트랜지스터(8)에 대해서는 W=128μm, L=1μm
제3도는 본 발명의 제2실시예인 CMOS 버퍼 회로의 구성을 도시한 회로도이다. 입력 단자(21)에 P 채널형 MOS 트랜지스터(22) 및 N 채널형 MOS 트랜지스터(23)의 양 게이트가 접속되어 있다. 이들 트랜지스터(22 및 23)의 양 드레인은 최종단의 출력 풀업용 P 채널형 MOS 트랜지스터(24)의 게이트에 접속되어 있다. 트랜지스터(22 및 24)의 소스는 전원 전압 VDD에 접속되어 있다. 트랜지스터(23)의 소스와 접지 전압 VSS와 사이에는 전류 제한용의 P 채널형 MOS 트랜지스터(25)가 삽입되어 있다. 트랜지스터(25)의 게이트와 드레인은 접속되어 있다. 또한, 트랜지스터(24)의 게이트와 접지 전압 VSS와의 사이에는 레벨 보상용의 N 채널형 MOS 트랜지스터(26)이 삽입되어 있다. 트랜지스터(26)의 게이트는 트랜지스터(23)의 게이트와 공통으로 접속되어 있다.
또한, 입력 단자(21)에 P 채널형 MOS 트랜지스터(27) 및 N 채널형 MOS 트랜지스터(28)의 양 게이트가 접속되어 있다. 이들 트랜지스터(27 및 28)의 양 드레인은 최종단의 출력 풀 다운용 N 채널형 MOS 트랜지스터(29)의 게이트에 접속되어 있다. 트랜지스터(28 및 29)의 소스는 접지 전압 VSS에 접속되어 있다. 트랜지스터(27)의 소스와 전원 전압 VDD 사이에는 전류 제한용의 N 채널용 MOS 트랜지스터(30)이 삽입되어 있다. 트랜지스터(30)의 게이트와 드레인은 접속되어 있다. 또한, 트랜지스터(29)의 게이트와 전원 저압 VDD 사이에는 레벨 보상용 P 채널형 MOS 트랜지스터(31)가 삽입되어 있다. 이 트랜지스터(31)의 게이트는 트랜지스터(27)의 게이트와 공통으로 접속되어 있다. 출력 풀 업용 트랜지스터(24) 및 출력 풀다운용 트랜지스터(29)의 양 드레인은 출력 단자(32)에 접속되어 있다.
상기 구성에서, 트랜지스터(25 또는 30)이 게이트 역 바이어스 효과에 의해 트랜지스터(23 또는 27)의 동작 전류를 제한하기 때문에, 이대로는 출력용 트랜지스터(24 또는 29)의 VGS는 VSS(또는 VDD) 레벨에 도달하지 못한다. 그래서 트랜지스터(26 또는 31)을 설치함으로써 트랜지스터(24 또는 29)의 VGS(또는 VDD)레벨로 되도록 보상한다. 레벨 보상용 트랜지스터(26 및 31)은 채널 길이, 채널 폭등에 의해 구동력이 잦아지도록 설정되어 있다.
제3도의 회로에서, 입력 신호가 "H"레벨에서 "L"레벨로 변환한 경우의 동작에 대해서 설명한다. 트랜지스터(24)의 VGS는 신속하게 "H"레벨로 되어 트랜지스터(24)는 오프 된다. 트랜지스터(29)의 VGS는 2개의 트랜지스터(31 및 27)의 풀 업 동작에 의해 상승한다. GS 그러나 트랜지스터(27)의 동작은 트랜지스터(30)에 의해 전류가 제한되고, 게다가 ,트랜지스터(31)은 본래 구동력이 약하기 때문에 트랜지스터(29)의 VGS가 급격하게 상승하지 않는다. 그래서 초기 노이즈와 링깅 노이즈를 작게 억제할 수 있다.
또한, 트랜지스터(30)에 의해 전압이 클립되기 때문에, 트랜지스터(27)의 동작만으로는 트랜지스터(29)의 VGS를 VDD레벨까지 GS 구동시킬 수는 없다. 그래서 출력 전압이 "L"레벨에 도달한 후 트랜지스터(31)에 의해 트랜지스터(29)의 VGS가 VDD 레벨로 되도록 보상한다. 입력 신호가 "L"레벨에서 "H"레벨로 변화한 경우에 있어서도 동일하고, 제3도 회로의 노이즈도 상기 제2도에서 도시한 파형도와 같이 삭감된다.
제4도는 본 발명의 제3실시예인 CMOS 버퍼 회로의 구성을 도시한 회로도이다. 회로 구성은 상기 제3도의 회로에서, P 채널형 MOS 트랜지스터(25) 대신에 N 채널형 MOS 트랜지스터(33)을 설치하고, 또한 N 채널형 MOS 트랜지스터(30) 대신에 P 채널형 MOS 트랜지스터(34)를 설치한 것이다. 상기 트랜지스터(33 및 34)는 게이트와 드레인이 접속되어 다이오드가 구성되어 있다.
상기 트랜지스터(33 또는 34)는 임계값을 이용해서 클램프 회로를 구성한 것이다. 이것에 의해 트랜지스터(23 또는 27)의 동작이 소정의 전압에서 클램프되어, 트랜지스터(24 또는 29)의 VGS가 급격히 상승되지 않게 한다. 그 후 제3도와 마찬가지로 구동력이 작은 트랜지스터(26 또는 31)에 의해 출력 트랜지스터(24 또는 29)의 VGS가 VSS(또는 VDD) 레벨이 되도록 보상된다. 그래서 초기 노이즈와 링깅 노이즈를 작게 억제할 수 있다. 이와 같은 구성에서는, 트랜지스터(33 및 34)의 임계값을 변화시켜 클램프 전압을 조정할 수도 있다.
이상 설명한 것처럼 본 발명에 따르면, 트랜지스터의 소스와 드레인 간의 전압 VGS의 파형을 집적 제어함으로써 전류의 변화율을 GS 제어할 수 있고, 노이즈가 확실하게 삭감되는 CMOS 출력 버퍼 회로로 제공할 수 있다.
또한, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하도록 하기 위한 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정되는 의도로 병기한 것은 아니다.

Claims (3)

  1. CMOS 회로로 구성된 신호를 출력하는 출력단 회로(4,8), 및 입력 신호에 기초해서 상기 CMOS 회로에 제어 신호를 공급하는 전단의 회로를 구성하고, 상기 CMOS 회로에서 최종단의 MOS 트랜지스터가 오프에서 온으로 될때의 게이트, 소스간의 전압 변화 속도가 이 MOS 트랜지스터가 온에서 오프될 될 때의 게이트, 소스간의 전압 변화 속도보다 늦어지도록 하는 출력단 제어 회로(2, 3, 5, 6, 7)을 구비하고, 상기 출력단 제어 회로는 상기 CMOS 회로에서 최종단의 MOS 트랜지스터(8)의 전단에 설치된 상기 최종단의 MOS 트랜지스터를 구동시키는 풀업 회로(6)와 풀다운 회로(7)이고, 상기 풀업 회로와 풀다운 회로의 온저항을 조정함으로써 상기 최종단의 MOS 트랜지스터의 게이트, 소스간의 전압의 변화 속도가 제어되며, 또한 클램프용 N 채널형 MOS 트랜지스터(5)를 구비하는 것을 특징으로 하는 저 노이즈 CMOS 출력 버퍼 회로.
  2. CMOS 회로로 구성된 신호를 출력하는 출력단 회로(24 및 29), 및 입력 신호에 기초해서 상기 CMOS 회로에 제어 신호를 공급하는 전단의 회로를 구성하고, 상기 CMOS 회로에서 최종단의 MOS 트랜지스터가 오프에서 온으로 될 때 게이트와 소스간의 전압 변화 속도가 이 MOS 트랜지스터가 온에서 오프로 될 때 게이트와 소스간의 전압의 변화 속도보다 전압 변화 속도보다 늦어지도록 하는 출력단 제어 회로(22, 23, 25, 26, 27, 28, 30, 31, 33 및 34)를 구비하고, 상기 출력단 제어 회로는 상기 CMOS 회로에서 최종단의 MOS 트랜지스터의 전단에 설치된 상기 최종단의 MOS 트랜지스터를 구동시키는 풀업 회로(22, 27, 30 및 34)와 풀다운 회로(23, 25, 28 및 33)이고, 이 풀업 회로와 풀다운 회로중 어느 것의 동작을 지연시키기 위해 다이오드, 트랜지스터의 임계값과 트랜지스터의 백 게이트 바이어스 효과중 어느 하나를 이용해서 클램프 회로(30, 34)를 구성하고, 이 클래프 회로가 상기 풀업 회로 또는 풀다운 회로에 포함되어 있는 것을 특징으로 하는 저 노이즈 CMOS 출력 버퍼 회로.
  3. 제2항에 있어서, 상기 클램프 회로를 포함하는 풀업 회로는, 상기 풀업 회로가 온되었을 때 온되고 오프되었을 때 오프되는 클램프되지 않는 보조 풀업 회로(31)가 부가되어 있고, 상기 클램프 회로를 포함하는 풀다운 회로에서는 상기 풀다운 회로가 온되었을 때 온되고 오프되었을 때 오프되는 클램프되지 않는 보조 풀다운 회로(26)가 부가되어 있는 것을 특징으로 하는 저 노이즈 CMOS 출력 버퍼 회로.
KR1019920000358A 1991-01-14 1992-01-13 저 노이즈 cmos 출력 버퍼 회로 KR950003017B1 (ko)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066195A (ja) * 1992-06-18 1994-01-14 Mitsubishi Electric Corp 出力ドライバ回路
US5859510A (en) * 1993-02-17 1999-01-12 Pitney Bowes Inc. Commutation board for brushless motor
US5477166A (en) * 1993-04-22 1995-12-19 Benchmarq Microelectronics Programmable output device with integrated circuit
US5367206A (en) * 1993-06-17 1994-11-22 Advanced Micro Devices, Inc. Output buffer circuit for a low voltage EPROM
US5657456A (en) * 1993-06-18 1997-08-12 Digital Equipment Corporation Semiconductor process power supply voltage and temperature compensated integrated system bus driver rise and fall time
SG48294A1 (en) * 1993-06-22 1998-04-17 Philips Electronics Nv Integrated circuit comprising a noise-reducing output stage
US5457433A (en) * 1993-08-25 1995-10-10 Motorola, Inc. Low-power inverter for crystal oscillator buffer or the like
US5440258A (en) * 1994-02-08 1995-08-08 International Business Machines Corporation Off-chip driver with voltage regulated predrive
US5519338A (en) * 1994-09-14 1996-05-21 Microunity Systems Engineering, Inc. Controlled slew rate output buffer
US5986489A (en) * 1996-04-03 1999-11-16 Cypress Semiconductor Corp. Slew rate control circuit for an integrated circuit
US5757217A (en) * 1996-06-28 1998-05-26 Intel Corporation Slow speed driver with controlled slew rate
US5656947A (en) * 1996-07-16 1997-08-12 National Semiconductor Corporation Low noise digital output buffer
DE19735543A1 (de) * 1997-08-16 1999-02-18 Bosch Gmbh Robert Schaltungsanordnung zum Schalten von Lasten
US6114895A (en) * 1997-10-29 2000-09-05 Agilent Technologies Integrated circuit assembly having output pads with application specific characteristics and method of operation
SG68690A1 (en) 1997-10-29 1999-11-16 Hewlett Packard Co Integrated circuit assembly having output pads with application specific characteristics and method of operation
US5949259A (en) * 1997-11-19 1999-09-07 Atmel Corporation Zero-delay slew-rate controlled output buffer
US6522180B1 (en) * 2000-12-21 2003-02-18 Intel Corporation Bi-voltage levels switches
TWI229507B (en) * 2004-03-19 2005-03-11 Via Tech Inc Apparatus for transferring various voltage levels to digital ouput voltage levels
US7170324B2 (en) * 2004-07-15 2007-01-30 Agere Systems Inc. Output buffer with selectable slew rate
US7659756B2 (en) * 2005-09-29 2010-02-09 Supertex, Inc. MOSFET transistor amplifier with controlled output current
JP5076542B2 (ja) 2007-02-20 2012-11-21 富士通セミコンダクター株式会社 バッファ回路
US8618857B2 (en) * 2012-03-27 2013-12-31 Monolithic Power Systems, Inc. Delay circuit and associated method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0681029B2 (ja) * 1985-12-27 1994-10-12 株式会社東芝 出力回路装置
JPS62254520A (ja) * 1986-04-28 1987-11-06 Mitsubishi Electric Corp 相補型ｍｏｓ集積回路
JPS62284524A (ja) * 1986-06-02 1987-12-10 Mitsubishi Electric Corp 相補型ｍｏｓ集積回路
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
US4797579A (en) * 1987-07-27 1989-01-10 Raytheon Company CMOS VLSI output driver with controlled rise and fall times
US4859870A (en) * 1987-10-14 1989-08-22 Lsi Logic Incorporated Two-mode driver circuit
JPH01261923A (ja) * 1988-04-13 1989-10-18 Seiko Epson Corp 出力回路
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
JPH0334719A (ja) * 1989-06-30 1991-02-14 Toshiba Micro Electron Kk 半導体集積回路
US5013940A (en) * 1989-11-03 1991-05-07 Cypress Semiconductor Corporation Multi stage slew control for an IC output circuit

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JPH04330822A (ja) 1992-11-18
KR920015719A (ko) 1992-08-27
JP2567153B2 (ja) 1996-12-25
US5216293A (en) 1993-06-01

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