JPH0681029B2 - 出力回路装置 - Google Patents
出力回路装置Info
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- JPH0681029B2 JPH0681029B2 JP60293209A JP29320985A JPH0681029B2 JP H0681029 B2 JPH0681029 B2 JP H0681029B2 JP 60293209 A JP60293209 A JP 60293209A JP 29320985 A JP29320985 A JP 29320985A JP H0681029 B2 JPH0681029 B2 JP H0681029B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03K17/16—Modifications for eliminating interference voltages or currents
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- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、出力回路装置に関し、特に出力電位及び電
源電位の安定化を図った出力回路装置に関する。
源電位の安定化を図った出力回路装置に関する。
最近の半導体装置にあっては、チップサイズを縮小する
ために高集積化，高密度化が進んでいるとともに、処理
能力を向上させるために高速化を図る傾向にある。
ために高集積化，高密度化が進んでいるとともに、処理
能力を向上させるために高速化を図る傾向にある。
高集積化，高密度化を行なうための一方法として、アル
ミ等により形成される配線の幅を細くして、チップ面積
に対する配線の占有面積を低減することがあげられる。
しかしながら、配線幅を細くした場合には、配線の誘導
性負荷すなわちインダクタンスが増大することになる。
ミ等により形成される配線の幅を細くして、チップ面積
に対する配線の占有面積を低減することがあげられる。
しかしながら、配線幅を細くした場合には、配線の誘導
性負荷すなわちインダクタンスが増大することになる。
一方、高速化を行なうための一方法として、トランジス
タのサイズを大きくして、トランジスタの電流駆動能力
を高めることがあげられる。しかしながら、トランジス
タのサイズを大きくした場合には、オン抵抗が減少する
ことになる。
タのサイズを大きくして、トランジスタの電流駆動能力
を高めることがあげられる。しかしながら、トランジス
タのサイズを大きくした場合には、オン抵抗が減少する
ことになる。
このように、配線幅を細くするとともにトランジスタの
サイズを大きくすると、誘導性負荷の増大及びオン抵抗
の減少に起因する問題が生じていた。以下第５図（Ａ）
及び同図（Ｂ）を用いてこの問題について説明する。
サイズを大きくすると、誘導性負荷の増大及びオン抵抗
の減少に起因する問題が生じていた。以下第５図（Ａ）
及び同図（Ｂ）を用いてこの問題について説明する。
第５図（Ａ）は電源配線及び出力配線のインダクタンス
成分を考慮した一般的なインバータ回路の構成例を示す
もので、このインバータ回路は、ＰチャンネルMOS型ト
ランジスタ（以下「PMOSと略記する）１とＮチャンネル
MOS型トランジスタ（以下「NMOSと略記する」）３とで
構成されている。PMOS1は、そのソース端子がアルミに
より形成された電源配線のインダクタンス５を介してV
DD電位を供給する高位電圧源VDDに接続され、NMOS3は、
そのソース端子がアルミにより形成された電源配線のイ
ンダクタンス７を介してVSS電位（通常OV）を供給する
低位電圧源VSSに接続されており、さらにPMOS1及びNMOS
3は、そのゲート端子がともに反転しようとする信号が
入力される入力端子INに接続されており、それぞれのド
レイン端子がアルミにより形成された出力配線のインダ
クタンス９を介して出力端子OUTに接続されている。な
お、この出力端子OUTには負荷容量11が接続されてい
る。
成分を考慮した一般的なインバータ回路の構成例を示す
もので、このインバータ回路は、ＰチャンネルMOS型ト
ランジスタ（以下「PMOSと略記する）１とＮチャンネル
MOS型トランジスタ（以下「NMOSと略記する」）３とで
構成されている。PMOS1は、そのソース端子がアルミに
より形成された電源配線のインダクタンス５を介してV
DD電位を供給する高位電圧源VDDに接続され、NMOS3は、
そのソース端子がアルミにより形成された電源配線のイ
ンダクタンス７を介してVSS電位（通常OV）を供給する
低位電圧源VSSに接続されており、さらにPMOS1及びNMOS
3は、そのゲート端子がともに反転しようとする信号が
入力される入力端子INに接続されており、それぞれのド
レイン端子がアルミにより形成された出力配線のインダ
クタンス９を介して出力端子OUTに接続されている。な
お、この出力端子OUTには負荷容量11が接続されてい
る。
そして、入力端子INにロウレベル状態（VSS電位）の信
号が入力されると、PMOS1が導通状態、NMOS3が非導通状
態となるので、高位電圧源VDDからPMOS1を介して負荷容
量11に電流が流れこみ、出力端子OUTはハイレベル状態
（VDD電位）となる。また、入力端子INにハイレベル状
態（VDD電位）の信号が入力されると、PMOS1は非導通状
態、NMOS3は導通状態となるので、負荷容量11に蓄積さ
れた電荷がNMOS3を介して低位電圧源VSSに流入して、出
力端子OUTはロウレベル状態（VSS電位）となる。したが
って、上述した作用により、出力端子OUTには入力端子I
Nに入力される信号に対し、これを反転した信号が出力
されることになる。
号が入力されると、PMOS1が導通状態、NMOS3が非導通状
態となるので、高位電圧源VDDからPMOS1を介して負荷容
量11に電流が流れこみ、出力端子OUTはハイレベル状態
（VDD電位）となる。また、入力端子INにハイレベル状
態（VDD電位）の信号が入力されると、PMOS1は非導通状
態、NMOS3は導通状態となるので、負荷容量11に蓄積さ
れた電荷がNMOS3を介して低位電圧源VSSに流入して、出
力端子OUTはロウレベル状態（VSS電位）となる。したが
って、上述した作用により、出力端子OUTには入力端子I
Nに入力される信号に対し、これを反転した信号が出力
されることになる。
ところで、このように構成されたインバータ回路におい
て、出力電位を高速に反転しようとするためにトランジ
スタのサイズを大きくして電流駆動能力を高めた場合に
は、トランジスタのオン抵抗は小さくなり、高位電圧源
VDDと負荷容量11および低位電圧源VSSと負荷容量11との
間には、電源配線及び出力配線のインダクタンス成分と
負荷容量及びオン抵抗とからなる共振回路が形成される
ことになる。
て、出力電位を高速に反転しようとするためにトランジ
スタのサイズを大きくして電流駆動能力を高めた場合に
は、トランジスタのオン抵抗は小さくなり、高位電圧源
VDDと負荷容量11および低位電圧源VSSと負荷容量11との
間には、電源配線及び出力配線のインダクタンス成分と
負荷容量及びオン抵抗とからなる共振回路が形成される
ことになる。
このため、第５図（Ｂ）に示すように、入力電位がVSS
電位からVDD電位に反転してNMOS3が導通状態となり、負
荷容量11に蓄積された電荷が急激に低位電圧源VSSに流
入して、出力電位がVDD電位からVSS電位に低下すると、
VSS電位の近傍において過渡電流が流れ、所謂アンダー
シュート現象が引き起こされることになる。また、負荷
容量11が高位電圧源VDDからの電流の流入により急激に
充電されて、出力電位がVSS電位からVDD電位に上昇した
場合においても、VDD電位の近傍において過渡電流が流
れ、所謂オーバーシュート現象が引き起こされる。
電位からVDD電位に反転してNMOS3が導通状態となり、負
荷容量11に蓄積された電荷が急激に低位電圧源VSSに流
入して、出力電位がVDD電位からVSS電位に低下すると、
VSS電位の近傍において過渡電流が流れ、所謂アンダー
シュート現象が引き起こされることになる。また、負荷
容量11が高位電圧源VDDからの電流の流入により急激に
充電されて、出力電位がVSS電位からVDD電位に上昇した
場合においても、VDD電位の近傍において過渡電流が流
れ、所謂オーバーシュート現象が引き起こされる。
その結果、出力電位は反転された直後一時的に変動する
ことになり、誤った電位の信号が伝達されてしまうとい
う問題が生じることになる。さらに、高位電圧源VDD及
び低位電圧源VSSの電位も変動することになり、これに
より同じ電源配線に接続されている他の素子の入出力レ
ベルが変動して、回路が誤動作してしまうというおそれ
もある。
ことになり、誤った電位の信号が伝達されてしまうとい
う問題が生じることになる。さらに、高位電圧源VDD及
び低位電圧源VSSの電位も変動することになり、これに
より同じ電源配線に接続されている他の素子の入出力レ
ベルが変動して、回路が誤動作してしまうというおそれ
もある。
この発明は、上記に鑑みてなされたものであり、その目
的とするところは、出力電位及び電源電位の変動を抑制
して、誤動作の防止に寄与し得る出力回路を提供するこ
とにある。
的とするところは、出力電位及び電源電位の変動を抑制
して、誤動作の防止に寄与し得る出力回路を提供するこ
とにある。
上記目的を達成するために、この発明は、第１導電型の
第１のFET（電界効果トランジスタ）と第２導電型の第
２のFETが直列接続されてなる第１のインバータ回路
と、前記第１のFETと高位電源との間に、高位電源から
前記第１のFETに対して順方向に挿入された第１のダイ
オードと、前記第２のFETと低位電源との間に、前記第
２のFETから低位電源に対して順方向に挿入された第２
のダイオードと、前記第１及び第２のFETよりも小さい
トランジスタサイズの第１導電型の第３のFET及び第２
導電型の第４のFETが高位電源と低位電源との間に直列
接続されてなる第２のインバータ回路が前記第１のイン
バータ回路に並列接続されてなる出力電位補償回路とを
有することを要旨とする。
第１のFET（電界効果トランジスタ）と第２導電型の第
２のFETが直列接続されてなる第１のインバータ回路
と、前記第１のFETと高位電源との間に、高位電源から
前記第１のFETに対して順方向に挿入された第１のダイ
オードと、前記第２のFETと低位電源との間に、前記第
２のFETから低位電源に対して順方向に挿入された第２
のダイオードと、前記第１及び第２のFETよりも小さい
トランジスタサイズの第１導電型の第３のFET及び第２
導電型の第４のFETが高位電源と低位電源との間に直列
接続されてなる第２のインバータ回路が前記第１のイン
バータ回路に並列接続されてなる出力電位補償回路とを
有することを要旨とする。
この発明によれば、第１のダイオードを高位電源と第１
のFETとの間に設け、かつ第２のダイオードを低位電源
と第２のFETとの間に設けて、第１のインバータ回路の
出力を得るようにしたので、出力端子に接続される容量
負荷及び配線の誘導負荷ならびにFETのオン抵抗に起因
する出力信号のオーバーシュート，アンダーシュートな
らびに電源電位の変動を抑制することが可能となり、出
力電位及び電源電位の安定化を図ることができる。
のFETとの間に設け、かつ第２のダイオードを低位電源
と第２のFETとの間に設けて、第１のインバータ回路の
出力を得るようにしたので、出力端子に接続される容量
負荷及び配線の誘導負荷ならびにFETのオン抵抗に起因
する出力信号のオーバーシュート，アンダーシュートな
らびに電源電位の変動を抑制することが可能となり、出
力電位及び電源電位の安定化を図ることができる。
さらに、出力電位補償回路を付加したので、第１及び第
２のダイオードを設けることによる出力電位の変動を補
償し、電源電位を確実に出力することが可能となる。
２のダイオードを設けることによる出力電位の変動を補
償し、電源電位を確実に出力することが可能となる。
以下、図面を用いてこの発明の実施例を説明する。
第１図（Ａ）はこの発明の一参考例に係る出力回路装置
の構成図であり、この出力回路装置は第５図（Ａ）と同
様に、PMOS1とNMOS3とからなるCMOSインバータ回路であ
る。なお、第５図（Ａ）と同符号のものは同一物を示し
たその説明は省略する。
の構成図であり、この出力回路装置は第５図（Ａ）と同
様に、PMOS1とNMOS3とからなるCMOSインバータ回路であ
る。なお、第５図（Ａ）と同符号のものは同一物を示し
たその説明は省略する。
このインバータ回路は高位電圧源VDDとPMOS1のソース端
子との間に、ダイオード13を順方向に挿入したものであ
る。ダイオード13は、そのカソード端子がPMOS1のソー
ス端子に接続されており、そのアノード端子が電源配線
のインダクタンス５を介して高位電圧源VDDに接続され
ている。
子との間に、ダイオード13を順方向に挿入したものであ
る。ダイオード13は、そのカソード端子がPMOS1のソー
ス端子に接続されており、そのアノード端子が電源配線
のインダクタンス５を介して高位電圧源VDDに接続され
ている。
このように構成されたインバータ回路において、入力端
子INに与えられる入力電位が、ハイレベル状態からロウ
レベル状態に反転されると、PMOS1が導通状態となると
ともにNMOS3が非導通状態となり、高位電圧源VDDからダ
イオード13及びPMOS1を介して出力端子OUTに接続されて
いる負荷容量11に電流が流れ込む。これにより、第１図
（Ｂ）に示す如く、出力電位は（VDD−VF）の電位（VF
はダイオードの順方向電圧）まで上昇して、出力端子OU
Tはハイレベル状態となる。
子INに与えられる入力電位が、ハイレベル状態からロウ
レベル状態に反転されると、PMOS1が導通状態となると
ともにNMOS3が非導通状態となり、高位電圧源VDDからダ
イオード13及びPMOS1を介して出力端子OUTに接続されて
いる負荷容量11に電流が流れ込む。これにより、第１図
（Ｂ）に示す如く、出力電位は（VDD−VF）の電位（VF
はダイオードの順方向電圧）まで上昇して、出力端子OU
Tはハイレベル状態となる。
このような入力電位の反転動作において、ダイオード13
が高位電圧源VDDとPMOS1との間に、高い電圧源VDDからP
MOS1に対して順方向となるように挿入されているため
に、出力電位のVDD電位近傍におけるPMOS1のソース端子
から高位電圧源VDDに流れ込む過渡電流は防止される。
このため、電源配線のインダクタンス5,出力端子OUTに
接続された負荷容量11及びPMOS1のオン抵抗により引き
起こされる出力電位のオーバーシュート現象が緩和され
ることになる。
が高位電圧源VDDとPMOS1との間に、高い電圧源VDDからP
MOS1に対して順方向となるように挿入されているため
に、出力電位のVDD電位近傍におけるPMOS1のソース端子
から高位電圧源VDDに流れ込む過渡電流は防止される。
このため、電源配線のインダクタンス5,出力端子OUTに
接続された負荷容量11及びPMOS1のオン抵抗により引き
起こされる出力電位のオーバーシュート現象が緩和され
ることになる。
第１図（Ｃ）は第１図（Ａ）で示したインバータ回路を
Ｎ型の半導体基板15に形成した概略の構造断面図であ
る。Ｎ型の半導体基板15の上部には、一対のP+型の領域
17をソース領域、P+型の領域19をドレイン領域としてPM
OS1が形成されている。また、Ｎ型の半導体基板15の上
部には、Ｐ型のウエル領域（Ｐウェル）21が形成され、
このＰウェル21の中に一対のN+型の領域23,25が形成さ
れており、N+型の領域23をドレイン領域、N+型の領域25
をソース領域としてNMO3が形成されている。
Ｎ型の半導体基板15に形成した概略の構造断面図であ
る。Ｎ型の半導体基板15の上部には、一対のP+型の領域
17をソース領域、P+型の領域19をドレイン領域としてPM
OS1が形成されている。また、Ｎ型の半導体基板15の上
部には、Ｐ型のウエル領域（Ｐウェル）21が形成され、
このＰウェル21の中に一対のN+型の領域23,25が形成さ
れており、N+型の領域23をドレイン領域、N+型の領域25
をソース領域としてNMO3が形成されている。
さらに、Ｎ型の半導体基板15の上部には、NMOS3を形成
するＰウェル21とは異なるＰ型のウェル領域（Ｐウェ
ル）27が形成され、このＰウェル27の中にN+型の領域29
が形成されてPN接合が形成されている。すなわち、Ｐウ
ェル27をアノード領域、N+型の領域29をカソード領域と
してダイオード13が形成されている。そして、アノード
領域は電源配線を介して高位電圧源VDDに接続され、カ
ソード領域はPMOS1のソース領域に接続されている。し
たがって、このようにＮ型の半導体基板を用いて、一般
的に用いられているCMOSプロセル技術により、PMOS1の
ソース端子と高位電圧源VDDとの間に、高位電圧源VDDか
らPMOS1のソース端子に対して順方向にダイオード13を
容易に形成することが可能となる。
するＰウェル21とは異なるＰ型のウェル領域（Ｐウェ
ル）27が形成され、このＰウェル27の中にN+型の領域29
が形成されてPN接合が形成されている。すなわち、Ｐウ
ェル27をアノード領域、N+型の領域29をカソード領域と
してダイオード13が形成されている。そして、アノード
領域は電源配線を介して高位電圧源VDDに接続され、カ
ソード領域はPMOS1のソース領域に接続されている。し
たがって、このようにＮ型の半導体基板を用いて、一般
的に用いられているCMOSプロセル技術により、PMOS1の
ソース端子と高位電圧源VDDとの間に、高位電圧源VDDか
らPMOS1のソース端子に対して順方向にダイオード13を
容易に形成することが可能となる。
第２図（Ａ）はこの発明の他の参考例に係る出力回路装
置の構成図である。この参考例の特徴とするところは、
低位電圧源VSSとNMOS3のソース端子との間に、ダイオー
ド31をNMOS3から低位電圧源VSSに対して順方向となるよ
うに挿入したことにある。このような構成とすることに
より、第２図（Ｂ）に示す如く、出力電位のハイレベル
状態からロウレベル状態への反転動作において、出力電
位のVSS電位近傍におけるアンダーシュート現象を緩和
することができる。
置の構成図である。この参考例の特徴とするところは、
低位電圧源VSSとNMOS3のソース端子との間に、ダイオー
ド31をNMOS3から低位電圧源VSSに対して順方向となるよ
うに挿入したことにある。このような構成とすることに
より、第２図（Ｂ）に示す如く、出力電位のハイレベル
状態からロウレベル状態への反転動作において、出力電
位のVSS電位近傍におけるアンダーシュート現象を緩和
することができる。
なお、このようなCMOSインバータ回路におけるダイオー
ド31は、一般に用いられているCMOS技術によりCMOSイン
バータ回路が形成されたＰ型の半導体基板33に、Ｎ型の
ウェル領域（Ｎウェル）35を形成し、このＮウェル35の
中にP+型の領域37を形成して、Ｎウェル35をカソード領
域、P+型の領域37をアノード領域として、Ｎウェル35を
低位電圧源VSSに接続し、P+型の領域37をNMOS3のソース
端子に接続することにより、容易にNMOS3のソース端子
と低位電圧源との間に挿入形成することが可能となる。
ド31は、一般に用いられているCMOS技術によりCMOSイン
バータ回路が形成されたＰ型の半導体基板33に、Ｎ型の
ウェル領域（Ｎウェル）35を形成し、このＮウェル35の
中にP+型の領域37を形成して、Ｎウェル35をカソード領
域、P+型の領域37をアノード領域として、Ｎウェル35を
低位電圧源VSSに接続し、P+型の領域37をNMOS3のソース
端子に接続することにより、容易にNMOS3のソース端子
と低位電圧源との間に挿入形成することが可能となる。
第３図（Ａ）はこの発明の他の参考例に係る出力回路装
置の構成図である。この参考例の特徴とするところは、
高位電圧源VDDとPMOS1のソース端子との間に、ダイオー
ド３を高位電圧源VDDからPMOS1に対して順方向となるよ
うに挿入するとともに、低位電圧源VSSとNMOS3のソース
端子とに間に、ダイオード31をNMOS3から低位電圧源VSS
に対して順方向となるように挿入したことにある。
置の構成図である。この参考例の特徴とするところは、
高位電圧源VDDとPMOS1のソース端子との間に、ダイオー
ド３を高位電圧源VDDからPMOS1に対して順方向となるよ
うに挿入するとともに、低位電圧源VSSとNMOS3のソース
端子とに間に、ダイオード31をNMOS3から低位電圧源VSS
に対して順方向となるように挿入したことにある。
このような構成とすることにより、第３図（Ｂ）に示す
如く、出力電位の反転動作において、第１の実施例及び
第２の実施例から明らかなように、出力電位のVSS電位
近傍におけるアンダーシュート現象、及び出力電位のV
DD電位近傍におけるオーバーシュート現象を緩和するこ
とができる。
如く、出力電位の反転動作において、第１の実施例及び
第２の実施例から明らかなように、出力電位のVSS電位
近傍におけるアンダーシュート現象、及び出力電位のV
DD電位近傍におけるオーバーシュート現象を緩和するこ
とができる。
なお、このようなCMOSインバータ回路及びダイオード3,
31は、例えばS.O.S（Silicon-On-Sapphire）プロセス技
術により、サファイア基板35にダブルウェル構造を形成
することで、容易に形成することが可能とする。
31は、例えばS.O.S（Silicon-On-Sapphire）プロセス技
術により、サファイア基板35にダブルウェル構造を形成
することで、容易に形成することが可能とする。
第４図はこの発明の一実施例に係る出力回路装置の構成
図である。第３図に示したインバータ回路の出力電位
は、ダイオードが順方向電圧VFを有するために、ハイレ
ベル状態にあっては（VDD−VF）、ロウレベル状態にあ
っては（VDD＋VF）となり、出力電位はハイレベル状態
にあってはVDD電位、ロウレベル状態にあってはVSS電位
とはならない。
図である。第３図に示したインバータ回路の出力電位
は、ダイオードが順方向電圧VFを有するために、ハイレ
ベル状態にあっては（VDD−VF）、ロウレベル状態にあ
っては（VDD＋VF）となり、出力電位はハイレベル状態
にあってはVDD電位、ロウレベル状態にあってはVSS電位
とはならない。
そこで、この実施例はこれを改善するためになされたも
のであり、その特徴とするところは、第３図（Ａ）で示
したインバータ回路において、PMOS37とNMOS39とからな
るCMOSインバータ回路を、PMOS1とNMOS3とからなるCMOS
インバータ回路と、出力端子OUTに対して並列に接続し
て、PMOS37により出力電位をVDD電位に上昇させるとと
もに、NMOS39により出力電位をVSS電位に下降させるよ
うにしたことにある。
のであり、その特徴とするところは、第３図（Ａ）で示
したインバータ回路において、PMOS37とNMOS39とからな
るCMOSインバータ回路を、PMOS1とNMOS3とからなるCMOS
インバータ回路と、出力端子OUTに対して並列に接続し
て、PMOS37により出力電位をVDD電位に上昇させるとと
もに、NMOS39により出力電位をVSS電位に下降させるよ
うにしたことにある。
なお、PMOS37及びNMOS39はそれぞれのトランジスタサイ
ズが、PMOS1及びNMOS3のそれぞれのサイズよりもかなり
小さくなりように形成されており、それぞれのトランジ
スタのサイズは、そのオン抵抗により共振作用が引き起
こされなにように設定されている。
ズが、PMOS1及びNMOS3のそれぞれのサイズよりもかなり
小さくなりように形成されており、それぞれのトランジ
スタのサイズは、そのオン抵抗により共振作用が引き起
こされなにように設定されている。
このような構成とすることにより、第３図に示す構成と
同様に、出力電位のオーバーシュート現象及びアンダー
シュート現象を緩和することができることに加えて、第
４図（Ｂ）に示す如く、出力電位を確実にVDD電位ある
いはVSS電位にすることができる。
同様に、出力電位のオーバーシュート現象及びアンダー
シュート現象を緩和することができることに加えて、第
４図（Ｂ）に示す如く、出力電位を確実にVDD電位ある
いはVSS電位にすることができる。
第１図（Ａ）はこの発明の一参考例に係る出力回路装置
の構成図、第１図（Ｂ）は第１図（Ａ）の入出力特性を
示す図、第１図（Ｃ）は第１図（Ａ）の構造断面図、第
２図（Ａ）はこの発明の他の参考例に係る出力回路装置
の構成図、第２図（Ｂ）は第２図（Ａ）の入出力特性を
示す図、第２図（Ｃ）は第２図（Ａ）の構造断面図、第
３図（Ａ）はこの発明の他の参考例に係る出力回路装置
の構成図、第３図（Ｂ）は第３図（Ａ）の入出力特性を
示す図、第３図（Ｃ）は第３図（Ａ）の構造断面図、第
４図（Ａ）はこの発明の一実施例に係る出力回路装置の
構成図、第４図（Ｂ）は第４図（Ａ）の入出力特性を示
す図、第５図（Ａ）は出力回路装置の一従来例を示す構
成図、第５図（Ｂ）は第５図（Ａ）の入出力特性を示す
図である。 （図の主要な部分を表わす符号の説明） １……ＰチャンネルMOS型トランジスタ ３……ＮチャンネルMOS型トランジスタ 13,31……ダイオード
の構成図、第１図（Ｂ）は第１図（Ａ）の入出力特性を
示す図、第１図（Ｃ）は第１図（Ａ）の構造断面図、第
２図（Ａ）はこの発明の他の参考例に係る出力回路装置
の構成図、第２図（Ｂ）は第２図（Ａ）の入出力特性を
示す図、第２図（Ｃ）は第２図（Ａ）の構造断面図、第
３図（Ａ）はこの発明の他の参考例に係る出力回路装置
の構成図、第３図（Ｂ）は第３図（Ａ）の入出力特性を
示す図、第３図（Ｃ）は第３図（Ａ）の構造断面図、第
４図（Ａ）はこの発明の一実施例に係る出力回路装置の
構成図、第４図（Ｂ）は第４図（Ａ）の入出力特性を示
す図、第５図（Ａ）は出力回路装置の一従来例を示す構
成図、第５図（Ｂ）は第５図（Ａ）の入出力特性を示す
図である。 （図の主要な部分を表わす符号の説明） １……ＰチャンネルMOS型トランジスタ ３……ＮチャンネルMOS型トランジスタ 13,31……ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内野 幸則 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 橋本 英雄 東京都渋谷区渋谷１−13―９ 渋谷たくぎ んビル トスバツクコンピユータシステム 株式会社内 (56)参考文献 特開 昭60−256224（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の第１のFET（電界効果トラン
ジスタ）と第２導電型の第２のFETが直列接続されてな
る第１のインバータ回路と、 前記第１のFETと高位電源との間に、高位電源から前記
第１のFETに対して順方向に挿入された第１のダイオー
ドと、 前記第２のFETと低位電源との間に、前記第２のFETから
低位電源に対して順方向に挿入された第２のダイオード
と、 前記第１及び第２のFETよりも小さいトランジスタサイ
ズの第１導電型の第３のFET及び第２導電型の第４のFET
が高位電源と低位電源との間に直列接続されてなる第２
のインバータ回路が前記第１のインバータ回路に並列接
続されてなる出力電位補償回路と を有することを特徴とする出力回路装置。
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Also Published As
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