JPS60254824A - Ｃｍｏｓ集積回路における出力回路 - Google Patents
Ｃｍｏｓ集積回路における出力回路Info
- Publication number
- JPS60254824A JPS60254824A JP59109459A JP10945984A JPS60254824A JP S60254824 A JPS60254824 A JP S60254824A JP 59109459 A JP59109459 A JP 59109459A JP 10945984 A JP10945984 A JP 10945984A JP S60254824 A JPS60254824 A JP S60254824A
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- JP
- Japan
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- channel transistor
- level
- channel
- trs
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯ５集積回路における特に（：ＭＯ３Ｌ
ＳＩにおける出力回路に関し、ワンチップマイコンなど
の出力回路に利用されるものである。
ＳＩにおける出力回路に関し、ワンチップマイコンなど
の出力回路に利用されるものである。
一般にこの種Ｃ？ｌＯ３集積回路における出力回路では
、その外部出力端子に大きな負荷を接続する場合や高速
で動作させる（すなわち出力信号の変化の割合を速くす
る）場合、従来より第２図に示されるようなインバータ
形式の出力回路形式がとり入れられている。
、その外部出力端子に大きな負荷を接続する場合や高速
で動作させる（すなわち出力信号の変化の割合を速くす
る）場合、従来より第２図に示されるようなインバータ
形式の出力回路形式がとり入れられている。
すなわち第２図において、１は所謂ロード（ＬＯＡＤ）
側であるＰチャンネルのエンハンスメント形トランジス
タ、２は所謂Ｖライバー側であるＮチャンネルのエンハ
ンスメント形トランジスタで、これら２つのトランジス
タが直列接続されて例えば５ｖの直流電源に接続される
。そしてこれら２つのトランジスタ１，２の各ゲートに
は入力信号が供給され、いま仮に該入力信号がＨレベル
がら所定のＬレベルに変化したとすると、Ｐチャンネル
トランジスタｌが導通して、外部出力端子３がらとり出
される信号はＬレベルから所定のＨレベル（例えば５Ｖ
）に変化する。
側であるＰチャンネルのエンハンスメント形トランジス
タ、２は所謂Ｖライバー側であるＮチャンネルのエンハ
ンスメント形トランジスタで、これら２つのトランジス
タが直列接続されて例えば５ｖの直流電源に接続される
。そしてこれら２つのトランジスタ１，２の各ゲートに
は入力信号が供給され、いま仮に該入力信号がＨレベル
がら所定のＬレベルに変化したとすると、Ｐチャンネル
トランジスタｌが導通して、外部出力端子３がらとり出
される信号はＬレベルから所定のＨレベル（例えば５Ｖ
）に変化する。
この場合、この回路を所定の高速で動作させるには、該
出力信号レベルが変化する際の立上りを早くする必要が
あり、そのためにロード側であるＰチャンネルトランジ
スタのディメンジョン（チャンネル長さと直角方向の巾
）を大きくしていた。
出力信号レベルが変化する際の立上りを早くする必要が
あり、そのためにロード側であるＰチャンネルトランジ
スタのディメンジョン（チャンネル長さと直角方向の巾
）を大きくしていた。
すなわち該Ｐチャンネルトランジスタの抵抗を下げるた
めに、そのチャンネルの巾を大きくしており、したがっ
て、それだけ該Ｐチャンネルトランジスタの占める面積
が大きくなのもので、例えばドライバー側のＮチャンネ
ルトランジスタの２倍にも達し、特に高集積度を要求さ
れるＬＳＩにおいてはその面積効率が著しく悪くなると
いう問題点があった。
めに、そのチャンネルの巾を大きくしており、したがっ
て、それだけ該Ｐチャンネルトランジスタの占める面積
が大きくなのもので、例えばドライバー側のＮチャンネ
ルトランジスタの２倍にも達し、特に高集積度を要求さ
れるＬＳＩにおいてはその面積効率が著しく悪くなると
いう問題点があった。
更にこのようにしてトランジスタの占める面積が大きく
なると、該トランジスタのゲート酸化膜を介してのゲー
トとソース又はドレイン間の容量が大きくなり、それに
よって信号の立下り又は立上りが鈍くなり高速動作に支
障をきたすという問題点もあった。
なると、該トランジスタのゲート酸化膜を介してのゲー
トとソース又はドレイン間の容量が大きくなり、それに
よって信号の立下り又は立上りが鈍くなり高速動作に支
障をきたすという問題点もあった。
これらの問題点を解決するために、上記第２図の回路中
、Ｐチャンネルトランジスタ１をＮチャンネルトランジ
スタにおきかえ、そのゲートにインバータを介して入力
信号を供給することが考えられる。この場合Ｎチャンネ
ルトランジスタはＰチャンネルトランジスタに比して約
％の面積で済むために、面積効率は改善されるが、反面
このようにロード側にＮチャンネルトランジスタを用い
た場合には、Ｈレベルの出力信号が出にくいという別の
問題点がある。
、Ｐチャンネルトランジスタ１をＮチャンネルトランジ
スタにおきかえ、そのゲートにインバータを介して入力
信号を供給することが考えられる。この場合Ｎチャンネ
ルトランジスタはＰチャンネルトランジスタに比して約
％の面積で済むために、面積効率は改善されるが、反面
このようにロード側にＮチャンネルトランジスタを用い
た場合には、Ｈレベルの出力信号が出にくいという別の
問題点がある。
すなわち入力信号がＨレベルから所定のＬレベルに変化
し、上記インバータによって反転された信号が該ロード
側のＮチャンネルトランジスタのゲートに加わって該ト
ランジスタが導通したとしても、外部出力端子からとり
出される出力信号は所定のＨレベルになりきらない（例
えば５ｖのＨレベルとなるべきところが４ｖ乃至３ｖ程
度にしかならない）ことが判明した。
し、上記インバータによって反転された信号が該ロード
側のＮチャンネルトランジスタのゲートに加わって該ト
ランジスタが導通したとしても、外部出力端子からとり
出される出力信号は所定のＨレベルになりきらない（例
えば５ｖのＨレベルとなるべきところが４ｖ乃至３ｖ程
度にしかならない）ことが判明した。
本発明はこの点を解決するためになされたもので、上記
Ｈレベルの出力信号を所定のレベル例えば５ｖにまで立
上らせるために、該ロード側のＮチャンネルトランジス
タに、該トランジスタより小面積のＰチャンネルトラン
ジスタを並列接続するという着想にもとづいて、回路動
作の高速度を維持しつつ、出力回路全体の小面積化を計
ることを目的とする。
Ｈレベルの出力信号を所定のレベル例えば５ｖにまで立
上らせるために、該ロード側のＮチャンネルトランジス
タに、該トランジスタより小面積のＰチャンネルトラン
ジスタを並列接続するという着想にもとづいて、回路動
作の高速度を維持しつつ、出力回路全体の小面積化を計
ることを目的とする。
本発明によれば、第１のＮチャンネルトランジスタ、該
第１のＮチャンネルトランジスタに直列接続された第２
のＮチャンネルトランジスタ、および該第１のＮチャン
ネルトランジスタに並列接続されていて該第１および第
２のＮチャンネルトランジスタよりその面積を小さくし
たＰチャンネルトランジスタをそなえ、該第１のＮチャ
ンネルトランジスタのゲートには、該第２のＮチャンネ
ルトランジスタと該Ｐチャンネルトランジスタの各ゲー
トに供給される入力信号を反転した入力信号が供給され
、該第１および第２のＮチャンネルトランジスタ相互の
接続点から出力信号がとり出されるＣＭＯ５集積回路に
おける出力回路が提供される。
第１のＮチャンネルトランジスタに直列接続された第２
のＮチャンネルトランジスタ、および該第１のＮチャン
ネルトランジスタに並列接続されていて該第１および第
２のＮチャンネルトランジスタよりその面積を小さくし
たＰチャンネルトランジスタをそなえ、該第１のＮチャ
ンネルトランジスタのゲートには、該第２のＮチャンネ
ルトランジスタと該Ｐチャンネルトランジスタの各ゲー
トに供給される入力信号を反転した入力信号が供給され
、該第１および第２のＮチャンネルトランジスタ相互の
接続点から出力信号がとり出されるＣＭＯ５集積回路に
おける出力回路が提供される。
上記出力回路は所謂インパークとしての機能を奏するも
のであり、いま入力信号がＨレベルがらＬレベルに変化
したとすると該入力信号を反転した符号がそのゲートに
加えられる該第１のＮチャンネルトランジスタと、該入
力信号が直接そのゲートに加えられる該Ｐチャンネルト
ランジスタとがそれぞれＳ通して、該第１のＮチャンネ
ルトランジスタとこれに直列接続された該第２のＮチャ
ンネルトランジスタとの゛相互の接続点からとり出され
る出力信号をＬレベルからＨレベルに変化させる。
のであり、いま入力信号がＨレベルがらＬレベルに変化
したとすると該入力信号を反転した符号がそのゲートに
加えられる該第１のＮチャンネルトランジスタと、該入
力信号が直接そのゲートに加えられる該Ｐチャンネルト
ランジスタとがそれぞれＳ通して、該第１のＮチャンネ
ルトランジスタとこれに直列接続された該第２のＮチャ
ンネルトランジスタとの゛相互の接続点からとり出され
る出力信号をＬレベルからＨレベルに変化させる。
その場合、該第１のＮチャンネルトランジスタの導通に
よって、その出力信号を高速度でＬレベルからＨレベル
に立上らせる目的自体は達せられるものであり、該Ｐチ
ャンネルトランジスタはその際の立上りの不足分を補う
（例えば４ｖがら５ｖまで持ち上げる）ためのものであ
るから比較的小型のもので済むことになる。
よって、その出力信号を高速度でＬレベルからＨレベル
に立上らせる目的自体は達せられるものであり、該Ｐチ
ャンネルトランジスタはその際の立上りの不足分を補う
（例えば４ｖがら５ｖまで持ち上げる）ためのものであ
るから比較的小型のもので済むことになる。
第１図は、本発明の１実施例としてのＣＭＯ５集積回路
における出力回路を示すもので、第２図に示される従来
回路におけるロード側のＰチャンネルトランジスタ１を
Ｎチャンネルのエンハンスメント形トランジスタ４ （
第１のＮチャンネルトランジスタ）におきかえると共に
そのゲートにはインバータ６を介して入力信号が供給さ
れる。更に該トランジスタ４と並列に該トランジスタ４
より小面積のＰチャンネルのエンハンスメント形トラン
ジスタ５が接続される。そして該第１のＮチャンネルト
ランジスタ４と直列に第２のＮチャンネルトランジスタ
２ （エンハンスメント形）が接続され、これら全体が
５■の直流電源に接続される。
における出力回路を示すもので、第２図に示される従来
回路におけるロード側のＰチャンネルトランジスタ１を
Ｎチャンネルのエンハンスメント形トランジスタ４ （
第１のＮチャンネルトランジスタ）におきかえると共に
そのゲートにはインバータ６を介して入力信号が供給さ
れる。更に該トランジスタ４と並列に該トランジスタ４
より小面積のＰチャンネルのエンハンスメント形トラン
ジスタ５が接続される。そして該第１のＮチャンネルト
ランジスタ４と直列に第２のＮチャンネルトランジスタ
２ （エンハンスメント形）が接続され、これら全体が
５■の直流電源に接続される。
そして該第２のＮチャンネルトランジスタ２のゲートと
、該Ｐチャンネルトランジスタ５のゲートには入力信号
がそのまま供給される。また第１のＮチャンネルトラン
ジスタ４と第２のＮチャンネルトランジスタ２との接続
点に外部出力端子３が接続される。
、該Ｐチャンネルトランジスタ５のゲートには入力信号
がそのまま供給される。また第１のＮチャンネルトラン
ジスタ４と第２のＮチャンネルトランジスタ２との接続
点に外部出力端子３が接続される。
以上のように構成されるため、いま入力信号がＨレベル
から所定のＬレベルに変化し、ロード側に位置する第１
のＮチャンネルトランジスタ４とＰチャンネルトランジ
スタ５が導通すると、外部出力端子からとり出される出
力信号はＬレベルから所定のＨレベル（例えば５Ｖ）に
変化する。
から所定のＬレベルに変化し、ロード側に位置する第１
のＮチャンネルトランジスタ４とＰチャンネルトランジ
スタ５が導通すると、外部出力端子からとり出される出
力信号はＬレベルから所定のＨレベル（例えば５Ｖ）に
変化する。
その場合、上述したように、第１のＮチャンネルトラン
ジスタ４の導通によって出力信号レベルを高速度で立上
らせることができるが、該トランジスタ４のみでは所望
のＨレベルにまで立上らせることができない。すなわち
所望のＨレベルを５ｖとした場合例えば３乃至４Ｖ程度
にしか立上らせることができない。そこで本発明はこの
立上りの不足分を補い所望のＨレベルにまで立上らせる
ために第１のＮチャンネルトランジスタ４に更にＰチャ
ンネルトランジスタ５を付加したものである。
ジスタ４の導通によって出力信号レベルを高速度で立上
らせることができるが、該トランジスタ４のみでは所望
のＨレベルにまで立上らせることができない。すなわち
所望のＨレベルを５ｖとした場合例えば３乃至４Ｖ程度
にしか立上らせることができない。そこで本発明はこの
立上りの不足分を補い所望のＨレベルにまで立上らせる
ために第１のＮチャンネルトランジスタ４に更にＰチャ
ンネルトランジスタ５を付加したものである。
この場合該Ｐチャンネルトランジスタ５は、第２図に示
されるＰチャンネルトランジスタ１のように信号を高速
度で立上らせるために設けられるのではなく、第１のＮ
チャンネルトランジスタ４によって立上った信号レベル
の不足分を補って所望のＨレベルにまで持ち上げるため
に設けられるのであるから、該Ｐチャンネルトランジス
タ５の占める面積は少くて済み、例えば第１および第２
のＮチャンネルトランジスタ４および２の占める面積を
それぞれ１とした場合、０，２乃至０．３程度でよい。
されるＰチャンネルトランジスタ１のように信号を高速
度で立上らせるために設けられるのではなく、第１のＮ
チャンネルトランジスタ４によって立上った信号レベル
の不足分を補って所望のＨレベルにまで持ち上げるため
に設けられるのであるから、該Ｐチャンネルトランジス
タ５の占める面積は少くて済み、例えば第１および第２
のＮチャンネルトランジスタ４および２の占める面積を
それぞれ１とした場合、０，２乃至０．３程度でよい。
なお第１のＮチャンネルトランジスタのゲートに接続さ
れるインバータ６は、第２図に示される構成としても、
その占める面積は上記比率で０．１程度であり極めて小
型のものである。
れるインバータ６は、第２図に示される構成としても、
その占める面積は上記比率で０．１程度であり極めて小
型のものである。
したがって第２図に示されるもののように、Ｎチャンネ
ルトランジスタの２倍程度の面積を要するＰチャンネル
トランジスタを用いた場合に比し、第１図に示されるよ
うな本発明を適用した回路構成によれば、出力回路の動
作を高速度に維持しつつ、その回路全体の面積を小さく
することができる。
ルトランジスタの２倍程度の面積を要するＰチャンネル
トランジスタを用いた場合に比し、第１図に示されるよ
うな本発明を適用した回路構成によれば、出力回路の動
作を高速度に維持しつつ、その回路全体の面積を小さく
することができる。
第１図は、本発明の１実施例としてのＣＭＯ３集積回路
における出力回路を示す回路図、 第２図は、従来のＣＭＯ３集積回路における出力回路の
１例を示す回路図である。 （符号の説明） １・・・Ｐチャンネルトランジスタ、 ２・・・Ｎチャンネルトランジスタ、 ３・・・外部出力端子、 ４・・・Ｎチャンネルトランジスタ、 ５・・・Ｐチャンネルトランジスタ、 ６・・・インバータ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁護士内田幸男 弁理士 山 口 昭 之
における出力回路を示す回路図、 第２図は、従来のＣＭＯ３集積回路における出力回路の
１例を示す回路図である。 （符号の説明） １・・・Ｐチャンネルトランジスタ、 ２・・・Ｎチャンネルトランジスタ、 ３・・・外部出力端子、 ４・・・Ｎチャンネルトランジスタ、 ５・・・Ｐチャンネルトランジスタ、 ６・・・インバータ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁護士内田幸男 弁理士 山 口 昭 之
Claims (1)
- １、 第１のＮチャンネルトランジスタ、該第１のＮチ
ャンネルトランジスタに直列接続された第２のＮチャン
ネルトランジスタ、および該第１のＮチャンネルトラン
ジスタに並列接続されていて該第１および第２のチャン
ネルトランジスタよりその面積を小さくしたＰチャンネ
ルトランジスタをそなえ、該第１のＮチャンネルトラン
ジスタのゲートには、該第２のＮチャンネルトランジス
タと該Ｐチャンネルトランジスタの各ゲートに供給され
る入力信号を反転した入力信号が供給され、該第１およ
び第２のＮチャンネルトランジスタ相互の接続点から出
力信号がとり出されることを特徴とするＣＭＯ３集積回
路における出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109459A JPS60254824A (ja) | 1984-05-31 | 1984-05-31 | Ｃｍｏｓ集積回路における出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109459A JPS60254824A (ja) | 1984-05-31 | 1984-05-31 | Ｃｍｏｓ集積回路における出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254824A true JPS60254824A (ja) | 1985-12-16 |
Family
ID=14510767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109459A Pending JPS60254824A (ja) | 1984-05-31 | 1984-05-31 | Ｃｍｏｓ集積回路における出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154919A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 出力回路装置 |
| JPH04145719A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | ３値出力回路 |
-
1984
- 1984-05-31 JP JP59109459A patent/JPS60254824A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154919A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 出力回路装置 |
| JPH04145719A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | ３値出力回路 |
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