JPH03147417A - 論理回路 - Google Patents
論理回路Info
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- JPH03147417A JPH03147417A JP1286119A JP28611989A JPH03147417A JP H03147417 A JPH03147417 A JP H03147417A JP 1286119 A JP1286119 A JP 1286119A JP 28611989 A JP28611989 A JP 28611989A JP H03147417 A JPH03147417 A JP H03147417A
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- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
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- H03K—PULSE TECHNIQUE
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
論理回路に関し、
出力トランジスタのターンオンを高速化し、出力信号ｖ
。ｕｔのｔｐＨＬ（Ｈレベル→Ｌレベル遷移時間）を短
縮することを目的とし、 入力信号の論理状態に応じてオン／オフし、オン動作時
に、出力トランジスタにベース電流を供給するｎチャネ
ルＭＯＳトランジスタからなる第１トランジスタを備え
るとともに、前記第１トランジスタとゲートを共通にす
る第２トランジスタおよび第３トランジスタを備え、第
２トランジスタにｐチャネルＭＯＳトランジスタを用い
、また第３トランジスタにｎチャネルＭＯＳトランジス
タを用い、これら第２、第３トランジスタを直列接続し
てバイポーラトランジスタからなる第４トランジスタの
ベースに接続し、第４トランジスタのエミッタを前記出
力トランジスタのベースに接続したことを特徴としてい
る。
。ｕｔのｔｐＨＬ（Ｈレベル→Ｌレベル遷移時間）を短
縮することを目的とし、 入力信号の論理状態に応じてオン／オフし、オン動作時
に、出力トランジスタにベース電流を供給するｎチャネ
ルＭＯＳトランジスタからなる第１トランジスタを備え
るとともに、前記第１トランジスタとゲートを共通にす
る第２トランジスタおよび第３トランジスタを備え、第
２トランジスタにｐチャネルＭＯＳトランジスタを用い
、また第３トランジスタにｎチャネルＭＯＳトランジス
タを用い、これら第２、第３トランジスタを直列接続し
てバイポーラトランジスタからなる第４トランジスタの
ベースに接続し、第４トランジスタのエミッタを前記出
力トランジスタのベースに接続したことを特徴としてい
る。
本発明は、論理回路、特に、容量性負荷を駆動するＢ
ｉ −ＣＭＯ５構成の論理回路に関する。
ｉ −ＣＭＯ５構成の論理回路に関する。
通常のパイボーラ工程に若干のＭＯ３工程の一部を付加
し、バイポーラ素子とＭＯ３素子とを同時に形成するＢ
１−ＣＭＯＳプロセスは、高精度のアナログ処理および
大電力ドライブを得意とするバイポーラ回路と、高集積
、低消費電力化に有利なＣＭＯ３回路とを同一チップ上
に混載して高性能の論理回路を作ることができる。
し、バイポーラ素子とＭＯ３素子とを同時に形成するＢ
１−ＣＭＯＳプロセスは、高精度のアナログ処理および
大電力ドライブを得意とするバイポーラ回路と、高集積
、低消費電力化に有利なＣＭＯ３回路とを同一チップ上
に混載して高性能の論理回路を作ることができる。
第５図は従来の論理回路を示す図で、Ｂ１−ＣＭＯＳプ
ロセスによりインバータを構成したものである。第５図
において、Ｍ、、Ｉは入力トランジスタ、Ｑ、 、Ｑ２
はオフバッファトランジスタ、Ｑ３は出力トランジスタ
であり、Ｍ、、１にｎチャネルＭＯＳトランジスタを、
そしてＱＩ、Ｑ２、Ｑ３にバイポーラトランジスタを使
用する。なお、Ｒ。
ロセスによりインバータを構成したものである。第５図
において、Ｍ、、Ｉは入力トランジスタ、Ｑ、 、Ｑ２
はオフバッファトランジスタ、Ｑ３は出力トランジスタ
であり、Ｍ、、１にｎチャネルＭＯＳトランジスタを、
そしてＱＩ、Ｑ２、Ｑ３にバイポーラトランジスタを使
用する。なお、Ｒ。
〜Ｒ４は抵抗、Ｄｌ、Ｄ２はショットキーバリアダイオ
ード、Ｃは容量性負荷、ＶＩＮは入力信号、Ｖ ｏｕｔ
は出力信号である。
ード、Ｃは容量性負荷、ＶＩＮは入力信号、Ｖ ｏｕｔ
は出力信号である。
このような構成では、一般に高ドライブ能力を得るため
に、例えばＱ、 、Ｑ３をショットキーバリア付のもの
としたり、また、Ｑ２、Ｑ３の面積を大きくしたりする
ことが行われる。
に、例えばＱ、 、Ｑ３をショットキーバリア付のもの
としたり、また、Ｑ２、Ｑ３の面積を大きくしたりする
ことが行われる。
しかしながら、このような従来の論理回路にあっては、
特に、Ｑ３の面積を大きくして高ドライブ化を図った場
合に、このＱ３のベース電流を増大しなければならない
が、ベース電流源としてＭＯＳトランジスタ（Ｍｏ）を
用いているので、充分な量のベース電流をＱ、に供給す
ることができず、Ｑ３のターンオンが遅くなる（すなわ
ち、ｔｐＨＬの増大）といった不具合があった。
特に、Ｑ３の面積を大きくして高ドライブ化を図った場
合に、このＱ３のベース電流を増大しなければならない
が、ベース電流源としてＭＯＳトランジスタ（Ｍｏ）を
用いているので、充分な量のベース電流をＱ、に供給す
ることができず、Ｑ３のターンオンが遅くなる（すなわ
ち、ｔｐＨＬの増大）といった不具合があった。
そこで、本発明は、出力トランジスタＱ３のターンオン
を高速化し、出力信号■。工、のｔｐＨＬ（Ｈレベル−
Ｌレベル遷移時間）を短縮することを目的としている。
を高速化し、出力信号■。工、のｔｐＨＬ（Ｈレベル−
Ｌレベル遷移時間）を短縮することを目的としている。
本発明は、上記目的を達成するために、入力信号の論理
状態に応じてオン／オフし、オン動作時に、出力トラン
ジスタにベース電流を供給するｎチャネルＭＯＳトラン
ジスタからなる第１トランジスタを備えるとともに、前
記第１トランジスタとゲートを共通にする第２トランジ
スタおよび第３トランジスタを備え、第２トランジスタ
にｐチャネルＭＯ５）ランジスタを用い、また第３トラ
ンジスタにｎチャネルＭＯＳトランジスタを用い、これ
ら第２、第３トランジスタを直列接続してバイポーラト
ランジスタからなる第４トランジスタのベースに接続し
、第４トランジスタのエミッタを前記出力トランジスタ
のベースに接続して構成する。
状態に応じてオン／オフし、オン動作時に、出力トラン
ジスタにベース電流を供給するｎチャネルＭＯＳトラン
ジスタからなる第１トランジスタを備えるとともに、前
記第１トランジスタとゲートを共通にする第２トランジ
スタおよび第３トランジスタを備え、第２トランジスタ
にｐチャネルＭＯ５）ランジスタを用い、また第３トラ
ンジスタにｎチャネルＭＯＳトランジスタを用い、これ
ら第２、第３トランジスタを直列接続してバイポーラト
ランジスタからなる第４トランジスタのベースに接続し
、第４トランジスタのエミッタを前記出力トランジスタ
のベースに接続して構成する。
本発明では、第１トランジスタ（従来のＭ ６ Ｈに相
当）のターンオン過渡期に、第２、第３トランジスタが
オンし、この第２、第３トランジスタを流れる電流によ
ってバイポーラトランジスタからなる第４トランジスタ
がオンする。したがって、第１トランジスタと上記第４
トランジスタの双方を介して出力トランジスタ（従来の
Ｑ３に相当）にベース電流が供給され、出力トランジス
タを高速にターンオンすることができる。
当）のターンオン過渡期に、第２、第３トランジスタが
オンし、この第２、第３トランジスタを流れる電流によ
ってバイポーラトランジスタからなる第４トランジスタ
がオンする。したがって、第１トランジスタと上記第４
トランジスタの双方を介して出力トランジスタ（従来の
Ｑ３に相当）にベース電流が供給され、出力トランジス
タを高速にターンオンすることができる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る論理回路の一実施例を示す図
であり、第５図と同一部分には同一符号を付す。第１図
において、１はインバータゲートとして動作するゲート
部である。ゲート部１はバイポーラトランジスタからな
るオフバッファトランジスタＱ、、Ｑ、および出力トラ
ンジスタＱ３を備えるとともに、ｎチャネルＭＯ３Ｉ−
ランジス夕からなる入力トランジスタ（第１トランジス
タ）Ｍ−１を備え、Ｍ、、ｌのオン／オフ動作によって
、Ｈレベル側のオフバッファトランジスタＱｌ、Ｑｚあ
るいはｌ、レベル側の出力トランジスタＱ３の一方をオ
ンさせ、出力信号Ｖ。ＬＩＴの論理を決定する。
であり、第５図と同一部分には同一符号を付す。第１図
において、１はインバータゲートとして動作するゲート
部である。ゲート部１はバイポーラトランジスタからな
るオフバッファトランジスタＱ、、Ｑ、および出力トラ
ンジスタＱ３を備えるとともに、ｎチャネルＭＯ３Ｉ−
ランジス夕からなる入力トランジスタ（第１トランジス
タ）Ｍ−１を備え、Ｍ、、ｌのオン／オフ動作によって
、Ｈレベル側のオフバッファトランジスタＱｌ、Ｑｚあ
るいはｌ、レベル側の出力トランジスタＱ３の一方をオ
ンさせ、出力信号Ｖ。ＬＩＴの論理を決定する。
すなわち、入力信号Ｖ １ ＨがＬレベルであればＭｌ
がオフ、したがって、オフバッファトランジスタＱ、
、Ｑ２がオンし、出力信号■。。１はＨレベルとなる。
がオフ、したがって、オフバッファトランジスタＱ、
、Ｑ２がオンし、出力信号■。。１はＨレベルとなる。
一方、入力信号■、がＨレベルであればＭｌがオン、し
たがって、出力トランジスタＱ３にベース電流■、が供
給されるのでこのＱ３がオンし、出力信号■。、はＬレ
ベルとなる。
たがって、出力トランジスタＱ３にベース電流■、が供
給されるのでこのＱ３がオンし、出力信号■。、はＬレ
ベルとなる。
２は本発明のポイントとなる補助駆動回路で、補助駆動
回路２はＨレベル電源線■ＣｃとＬレベル電源線ＧＮＤ
Ｏ間に、ｎチャネルのＭｏ３）ランジスタ（第２トラン
ジスタ）Ｍ、いｎチャネルのＭｏ３）ランジスタ（第３
トランジスタ）Ｍ、、□および抵抗Ｒ１を直列接続し、
ＭｏとＲ６との接続点をバイポーラトランジスタ（第４
トランジスタ）Ｑ４のベースに接続するとともに、Ｑ４
のエミッタを出力トランジスタＱ３のベースに接続して
構成する。
回路２はＨレベル電源線■ＣｃとＬレベル電源線ＧＮＤ
Ｏ間に、ｎチャネルのＭｏ３）ランジスタ（第２トラン
ジスタ）Ｍ、いｎチャネルのＭｏ３）ランジスタ（第３
トランジスタ）Ｍ、、□および抵抗Ｒ１を直列接続し、
ＭｏとＲ６との接続点をバイポーラトランジスタ（第４
トランジスタ）Ｑ４のベースに接続するとともに、Ｑ４
のエミッタを出力トランジスタＱ３のベースに接続して
構成する。
ここで、Ｍ□、Ｍｏの各面積は、はぼ同等程度に設定す
る。これにより、両トランジスタ（ｐチャネルＭＯ３と
ｎチャネルＭＯ３）のキャリア移動度（電子の移動度μ
ｎはホールの移動度μｐよりも２〜３倍大きい）の違い
からＭｎｔのターンオン速度をＭ□のターンオフ速度よ
りも早くすることができ、Ｖ工がＬレベルからＨレベル
へと遷移する過渡期に、両トランジスタを共に瞬間的に
オンとすることができる。このとき、両トランジスタＭ
９いＭｎｚを介して電流Ｉ、が流れ、この電流■、によ
り抵抗Ｒ１の両端に電圧Ｖ、が発生するが、■１の大き
さをＱ４のベース・エミッタ電圧Ｖ０４とＱ、のベース
・エミッタ電圧Ｖ＠Ｅ３との合計値（２Ｖｍｔ＝ ＶＩ
Ｅ３ ＋ ＶＩＩＥ４ ）よりも大きく設定しておけば
、このＶ、によってＱ４がオンし、Ｑ４のエミッタ電流
■、１をＱ、のベース電流ＩＩに加算することができる
。すなわち、Ｍｏを介して供給される電流ｌ１１１とＱ
４を介して供給される電流■８“の合計電流をＱ、のベ
ース電流Ｉａ （Ｉｇ ＝ Ｉａ’ ＋ １ｍｌ′’
）とすることができ、■、のＬ−Ｈ遷移過渡期にＱ３の
ベース電流を瞬間的に増大することができる。したがっ
て、Ｑ３のターンオンを速めることができ、出力信号Ｖ
。。。
る。これにより、両トランジスタ（ｐチャネルＭＯ３と
ｎチャネルＭＯ３）のキャリア移動度（電子の移動度μ
ｎはホールの移動度μｐよりも２〜３倍大きい）の違い
からＭｎｔのターンオン速度をＭ□のターンオフ速度よ
りも早くすることができ、Ｖ工がＬレベルからＨレベル
へと遷移する過渡期に、両トランジスタを共に瞬間的に
オンとすることができる。このとき、両トランジスタＭ
９いＭｎｚを介して電流Ｉ、が流れ、この電流■、によ
り抵抗Ｒ１の両端に電圧Ｖ、が発生するが、■１の大き
さをＱ４のベース・エミッタ電圧Ｖ０４とＱ、のベース
・エミッタ電圧Ｖ＠Ｅ３との合計値（２Ｖｍｔ＝ ＶＩ
Ｅ３ ＋ ＶＩＩＥ４ ）よりも大きく設定しておけば
、このＶ、によってＱ４がオンし、Ｑ４のエミッタ電流
■、１をＱ、のベース電流ＩＩに加算することができる
。すなわち、Ｍｏを介して供給される電流ｌ１１１とＱ
４を介して供給される電流■８“の合計電流をＱ、のベ
ース電流Ｉａ （Ｉｇ ＝ Ｉａ’ ＋ １ｍｌ′’
）とすることができ、■、のＬ−Ｈ遷移過渡期にＱ３の
ベース電流を瞬間的に増大することができる。したがっ
て、Ｑ３のターンオンを速めることができ、出力信号Ｖ
。。。
のＨ−Ｌ遷移を高速にしてｔｐＨＬを短縮することがで
きる。
きる。
このことを、第２図のタイミングチャートに従って説明
する。ＶＩＭがＬレベルからＨレベルへと遷移する間に
、Ｍ、いＭｏ２が同時オンになると、これらのＭ ｐ１
％ Ｍｈｔを介して■。が流れる。これによりＱ４のベ
ース電位■、が上昇し、このＶ。
する。ＶＩＭがＬレベルからＨレベルへと遷移する間に
、Ｍ、いＭｏ２が同時オンになると、これらのＭ ｐ１
％ Ｍｈｔを介して■。が流れる。これによりＱ４のベ
ース電位■、が上昇し、このＶ。
が２ＶＩＥを越えるとＱ４がオンし、１１１１が流れる
。このＩｌｌ′は、Ｍｌを介して流れる１ 、 ｓｒに
加算される。その結果、Ｑ４のベース電流１．がＩｍｇ
の分だけ増大されるので、Ｑ４のターンオンを高速化す
ることができる。
。このＩｌｌ′は、Ｍｌを介して流れる１ 、 ｓｒに
加算される。その結果、Ｑ４のベース電流１．がＩｍｇ
の分だけ増大されるので、Ｑ４のターンオンを高速化す
ることができる。
このように、本実施例では、入力信号ＶＩＮのＬ−Ｈ遷
移時に、補助駆動回路２のＱ４からの電流供給によって
出力トランジスタＱ３のベース電流を増大でき、Ｑ、の
ターンオン速度を速めてｔｐＨＬを短縮できる効果が得
られる。
移時に、補助駆動回路２のＱ４からの電流供給によって
出力トランジスタＱ３のベース電流を増大でき、Ｑ、の
ターンオン速度を速めてｔｐＨＬを短縮できる効果が得
られる。
なお、上記実施例では、インバータ論理のものへの適用
例を示したがこれに限らず、例えば、入力信号ＶＩＮと
出力信号Ｖ。工、が同−論理状態で変化をするものに適
用してもよい。この場合、ＭｐＩの面積よりもＭｌの面
積を小さく設定する。こうすることにより、ＶＩＮのＨ
−Ｌ遷移時に、Ｍ、□のターンオンを遅らすことができ
、同様にしてＱ。
例を示したがこれに限らず、例えば、入力信号ＶＩＮと
出力信号Ｖ。工、が同−論理状態で変化をするものに適
用してもよい。この場合、ＭｐＩの面積よりもＭｌの面
積を小さく設定する。こうすることにより、ＶＩＮのＨ
−Ｌ遷移時に、Ｍ、□のターンオンを遅らすことができ
、同様にしてＱ。
のベース電流を増大することができる。
また、第３図に他の態様例を示すように、補助駆動回路
２° （第１図の補助駆動回路２に対応）の入力側にｐ
チャネルＭＯＳトランジスタＭｐ、およびｎチャネルＭ
ｏＳトランジスタＭ、１３からなるインバータ段３を設
けても、■１．４のＨ→Ｌ遷移時に、°Ｍ１のターンオ
ンを遅らすことができ、同様にしてＱ、のベース電流を
増大することができる。
２° （第１図の補助駆動回路２に対応）の入力側にｐ
チャネルＭＯＳトランジスタＭｐ、およびｎチャネルＭ
ｏＳトランジスタＭ、１３からなるインバータ段３を設
けても、■１．４のＨ→Ｌ遷移時に、°Ｍ１のターンオ
ンを遅らすことができ、同様にしてＱ、のベース電流を
増大することができる。
第４図は参考までに示す出力信号Ｖ ｏｕｔの波形図で
、ｖＣｃを５．５Ｖ、５．ＯＶ、４．５Ｖに設定した場
合の各ｔｐＨＬについて、従来例との対比で表わしたも
のである。Ｑ、のターンオン高速化によって、従来例よ
りもＨ−Ｌ変化を速やかにした本実施例の出力信号波形
が読み取れる。
、ｖＣｃを５．５Ｖ、５．ＯＶ、４．５Ｖに設定した場
合の各ｔｐＨＬについて、従来例との対比で表わしたも
のである。Ｑ、のターンオン高速化によって、従来例よ
りもＨ−Ｌ変化を速やかにした本実施例の出力信号波形
が読み取れる。
本発明によれば、出力トランジスタＱ３のターンオンを
高速化でき、出力信号■。、のｔｐＨＬを短縮できる。
高速化でき、出力信号■。、のｔｐＨＬを短縮できる。
Ｍ ｎｌ・・・・・・入力トランジスタ（第１トランジ
スタ） Ｍｐｌ・・・・・・ＭＯＳ）ランジスタ（第２トランジ
スタ） Ｍ、ｌ□・・・・・・ＭＯＳトランジスタ（第３トラン
ジスタ） Ｑ４・・・・・・バイポーラトランジスタ（第４トラン
ジスタ）
スタ） Ｍｐｌ・・・・・・ＭＯＳ）ランジスタ（第２トランジ
スタ） Ｍ、ｌ□・・・・・・ＭＯＳトランジスタ（第３トラン
ジスタ） Ｑ４・・・・・・バイポーラトランジスタ（第４トラン
ジスタ）
第１〜４図は本発明に係る論理回路の一実施例を示す図
であり、 第１図はその構成図、 第２図はそのタイミングチャート、 第３図はその変形態様例を示す構成図、第４図はその出
力信号■。、の波形図、第５図は従来例の構成図である
。 Ｑ３・・・・・・出力トランジスタ、 一実施例のタイミングチャート 一実施例の出力信号Ｖ。ｕｔの波形図 第４図 従来の構成図 第５図
であり、 第１図はその構成図、 第２図はそのタイミングチャート、 第３図はその変形態様例を示す構成図、第４図はその出
力信号■。、の波形図、第５図は従来例の構成図である
。 Ｑ３・・・・・・出力トランジスタ、 一実施例のタイミングチャート 一実施例の出力信号Ｖ。ｕｔの波形図 第４図 従来の構成図 第５図
Claims (1)
- 【特許請求の範囲】 入力信号の論理状態に応じてオン／オフし、オン動作時
に、出力トランジスタにベース電流を供給するｎチャネ
ルＭＯＳトランジスタからなる第１トランジスタを備え
るとともに、 前記第１トランジスタとゲートを共通にする第２トラン
ジスタおよび第３トランジスタを備え、第２トランジス
タにｐチャネルＭＯＳトランジスタを用い、また第３ト
ランジスタにｎチャネルＭＯＳトランジスタを用い、 これら第２、第３トランジスタを直列接続してバイポー
ラトランジスタからなる第４トランジスタのベースに接
続し、 第４トランジスタのエミッタを前記出力トランジスタの
ベースに接続したことを特徴とする論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286119A JP2820980B2 (ja) | 1989-11-02 | 1989-11-02 | 論理回路 |
| DE69029922T DE69029922T2 (de) | 1989-11-02 | 1990-10-26 | Bi-CMOS-Schaltung |
| EP90403041A EP0426547B1 (en) | 1989-11-02 | 1990-10-26 | Bi-CMOS circuit |
| US07/605,325 US5124582A (en) | 1989-11-02 | 1990-10-30 | Bi-cmos circuit with high-speed active pull-down output currents |
| KR1019900017503A KR930007566B1 (ko) | 1989-11-02 | 1990-10-31 | Bi-CMOS회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286119A JP2820980B2 (ja) | 1989-11-02 | 1989-11-02 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147417A true JPH03147417A (ja) | 1991-06-24 |
| JP2820980B2 JP2820980B2 (ja) | 1998-11-05 |
Family
ID=17700179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286119A Expired - Fee Related JP2820980B2 (ja) | 1989-11-02 | 1989-11-02 | 論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5124582A (ja) |
| EP (1) | EP0426547B1 (ja) |
| JP (1) | JP2820980B2 (ja) |
| KR (1) | KR930007566B1 (ja) |
| DE (1) | DE69029922T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
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