JPH0385918A - 大電流・高速ドライバ回路 - Google Patents
大電流・高速ドライバ回路Info
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- JPH0385918A JPH0385918A JP1223500A JP22350089A JPH0385918A JP H0385918 A JPH0385918 A JP H0385918A JP 1223500 A JP1223500 A JP 1223500A JP 22350089 A JP22350089 A JP 22350089A JP H0385918 A JPH0385918 A JP H0385918A
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- JP
- Japan
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- type mosfet
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- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 101150073536 FET3 gene Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は汎用ドライバＩＣなどにおける最終段の出力回
路としてのドライバ回路であって、共通の半導体基板上
に生成されたＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ ＥＴ
とを備えたドライバ回路に関するもので、 特に重負荷に対しても大電流を高速に供給し得るように
した大電流・高速ドライバ回路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
路としてのドライバ回路であって、共通の半導体基板上
に生成されたＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ ＥＴ
とを備えたドライバ回路に関するもので、 特に重負荷に対しても大電流を高速に供給し得るように
した大電流・高速ドライバ回路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第２図は従来の汎用ドライバＩＣの出力回路（ドライバ
回路）の構成を示す。同図にといて３はＰ型ＭＯ５ＦＥ
Ｔ、４はＮ型ＭＯＳＦＥＴ、０３は内部論理回路、■は
直流電源の正極に接続される電源端子、ＧＮＤは前記直
流電源の負極に接続されるグランド端子、０１は入力端
子、０２は出力端子である。 ここでＰ型ＭＯＳＦＥＴ３およびＮ型ＭＯＳＦＥＴ４の
ゲートＧは入力端子Ｏｆに接続され、同しくＰ型ＭＯＳ
ＦＥＴ３およびＮ型ＭＯＳＦＥＴ４のドレインＤは出力
端子０２に接続されている。そしてＰ型ＭＯＳＦＥＴ３
のソースＳは電源端子Ｖに、またＮ型ＭＯＳＦＥＴ４の
ソースＳはグランド端子ＧＮＤに接続されている。 この回路では内部論理回路０３から入力端子ＯｌにＨレ
ベル、Ｌレベルの信号が与えられると、出力端子０２か
ら図外の負荷にそれぞれＬレベル、Ｈレベルの信号を低
出力インピーダンスで与える。
回路）の構成を示す。同図にといて３はＰ型ＭＯ５ＦＥ
Ｔ、４はＮ型ＭＯＳＦＥＴ、０３は内部論理回路、■は
直流電源の正極に接続される電源端子、ＧＮＤは前記直
流電源の負極に接続されるグランド端子、０１は入力端
子、０２は出力端子である。 ここでＰ型ＭＯＳＦＥＴ３およびＮ型ＭＯＳＦＥＴ４の
ゲートＧは入力端子Ｏｆに接続され、同しくＰ型ＭＯＳ
ＦＥＴ３およびＮ型ＭＯＳＦＥＴ４のドレインＤは出力
端子０２に接続されている。そしてＰ型ＭＯＳＦＥＴ３
のソースＳは電源端子Ｖに、またＮ型ＭＯＳＦＥＴ４の
ソースＳはグランド端子ＧＮＤに接続されている。 この回路では内部論理回路０３から入力端子ＯｌにＨレ
ベル、Ｌレベルの信号が与えられると、出力端子０２か
ら図外の負荷にそれぞれＬレベル、Ｈレベルの信号を低
出力インピーダンスで与える。
【発明が解決しようとする！ｍａｌ
しかしながら第２図のドライバ回路では、重負荷に対し
て出力遷移時間（立上がり時間または立下り時間）を増
加させないために、両ＭＯＳＦＥＴ３．４のゲート部分
のチャネル幅の幾何学的寸法を大きくして、ＭＯＳＦＥ
Ｔの電流駆動能力を高めていたが、このようにすると、
軽い負荷に対しては出力遷移時間が短くなりすぎるとい
うように負荷の大きさによって出力遷移時間が大きく変
化する問題があった。 そこで本発明はこの問題を解消し得るドライバ回路とし
ての大電流・高速ドライバ回路を提供することを課題と
する。 【課題を解決するための手段】 前記の課題を解決するために本発明の回路は、「共通の
半導体基板上に生成されたＰ型ＭＯＳＦＥＴ （２など
）と、Ｎ型ＭＯＳＦＥＴ （１など）とを備え、入力端
子（０１など）に与えられたＨレベル、Ｌレベルの信号
にそれぞれ対応して、Ｈレベル、Ｌレベルの信号を出力
端子（０２など）から低出力インピーダンスで負荷側に
与えるドライバ回路において、 前記Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのそれぞ
れのゲート（Ｇ）を前記入力端子に接続し、 同じく前記Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯ５ＦＥＴの
それぞれのソース（Ｓ）および前記半導体基板を前記出
力端子に接続し、 前記Ｎ型ＭＯＳＦＥＴのドレイン（Ｄ）を直流電源の正
極（電源端子Ｖなど）に接続し、前記Ｐ型ＭＯＳ Ｆ
ＥＴのドレインを前記直流電源の頁捲（グランド端子Ｇ
ＮＤなと）に接続するように１するものとする。
て出力遷移時間（立上がり時間または立下り時間）を増
加させないために、両ＭＯＳＦＥＴ３．４のゲート部分
のチャネル幅の幾何学的寸法を大きくして、ＭＯＳＦＥ
Ｔの電流駆動能力を高めていたが、このようにすると、
軽い負荷に対しては出力遷移時間が短くなりすぎるとい
うように負荷の大きさによって出力遷移時間が大きく変
化する問題があった。 そこで本発明はこの問題を解消し得るドライバ回路とし
ての大電流・高速ドライバ回路を提供することを課題と
する。 【課題を解決するための手段】 前記の課題を解決するために本発明の回路は、「共通の
半導体基板上に生成されたＰ型ＭＯＳＦＥＴ （２など
）と、Ｎ型ＭＯＳＦＥＴ （１など）とを備え、入力端
子（０１など）に与えられたＨレベル、Ｌレベルの信号
にそれぞれ対応して、Ｈレベル、Ｌレベルの信号を出力
端子（０２など）から低出力インピーダンスで負荷側に
与えるドライバ回路において、 前記Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのそれぞ
れのゲート（Ｇ）を前記入力端子に接続し、 同じく前記Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯ５ＦＥＴの
それぞれのソース（Ｓ）および前記半導体基板を前記出
力端子に接続し、 前記Ｎ型ＭＯＳＦＥＴのドレイン（Ｄ）を直流電源の正
極（電源端子Ｖなど）に接続し、前記Ｐ型ＭＯＳ Ｆ
ＥＴのドレインを前記直流電源の頁捲（グランド端子Ｇ
ＮＤなと）に接続するように１するものとする。
Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴの何れもそのゲー
ト・ソース間電圧の上昇に伴って、ソース・ドレインの
電流が増加するので、この電流の立上り時間、立下り時
間が負荷の大きさに依存しにくくなる。
ト・ソース間電圧の上昇に伴って、ソース・ドレインの
電流が増加するので、この電流の立上り時間、立下り時
間が負荷の大きさに依存しにくくなる。
第１図は第２図に対応する本発明のドライバ回路の実施
例を示す。第１図においては、内部論理回路０３の出力
信号が入力端子０１を介しＮ型ＭＯＳＦＥＴＩのゲート
Ｇ及びＰ型ＭＯＳＦＥＴ２のゲートＧに接続されている
。そしてＮ型ＭＯＳＦＥＴ１のドレインＤは電源端子Ｖ
に接続されて、同じくそのソースＳと基板は出力端子０
２に接続されている。また、Ｐ型ＭＯＳＦＥＴ２のドレ
インＤはグランド端子ＧＮＤに接続され、同じくそのソ
ースＳと基板は、出力端子０２に接続されている。 この回路においても内部論理回路０３の出力信号−（従
って入力端子０１のレベル）がＨレベルであるかＬレベ
ルであるかに応じて出力端子０２から図外の負荷に低出
力インピーダンスでそれぞれＨレベル、Ｌレベルの信号
が出力される。 このようにドライバ回路を構成すると、各々のＭＯＳＦ
ＥＴＩ、２はソース・ゲート間の電圧の上昇に伴って、
ソース・ドレインの電流が増加し、このソース・ドレイ
ン電流は飽和しない。するとＭＯＳＦＥＴの動作点を従
来のＭＯＳＦＥＴよりも高い電流値に設定することがで
きて電流供給能力が高まり、しかも低負荷に対してのみ
ならず高負荷に対しても出力遷移時間を短くすることが
できる。
例を示す。第１図においては、内部論理回路０３の出力
信号が入力端子０１を介しＮ型ＭＯＳＦＥＴＩのゲート
Ｇ及びＰ型ＭＯＳＦＥＴ２のゲートＧに接続されている
。そしてＮ型ＭＯＳＦＥＴ１のドレインＤは電源端子Ｖ
に接続されて、同じくそのソースＳと基板は出力端子０
２に接続されている。また、Ｐ型ＭＯＳＦＥＴ２のドレ
インＤはグランド端子ＧＮＤに接続され、同じくそのソ
ースＳと基板は、出力端子０２に接続されている。 この回路においても内部論理回路０３の出力信号−（従
って入力端子０１のレベル）がＨレベルであるかＬレベ
ルであるかに応じて出力端子０２から図外の負荷に低出
力インピーダンスでそれぞれＨレベル、Ｌレベルの信号
が出力される。 このようにドライバ回路を構成すると、各々のＭＯＳＦ
ＥＴＩ、２はソース・ゲート間の電圧の上昇に伴って、
ソース・ドレインの電流が増加し、このソース・ドレイ
ン電流は飽和しない。するとＭＯＳＦＥＴの動作点を従
来のＭＯＳＦＥＴよりも高い電流値に設定することがで
きて電流供給能力が高まり、しかも低負荷に対してのみ
ならず高負荷に対しても出力遷移時間を短くすることが
できる。
【発明の効果】
本発明によれば、共通の半導体基板上に生成されたＰ型
ＭＯＳＦＥＴ２と、Ｎ型ＭＯＳＦＥＴＩとを備え、入力
端子０１に与えられたＨレベル、 Ｌレベルの信号に
それぞれ対応して、Ｈレベル、Ｌレベルの信号を出力端
子０２から低出力インピーダンスで負荷側に与えるドラ
イバ回路において、前記Ｐ型ＭＯＳＦＥＴ２およびＮ型
ＭＯＳＦＥＴ１のそれぞれのゲートＧを前記入力端子０
１に接続し、 同じく前記Ｐ型ＭＯＳＦＥＴ２およびＮ型ＭＯＳＦＥＴ
ＩのそれぞれのソースＳおよび前記半導体基板を前記出
力端子０２に接続し、 前記Ｎ型ＭＯＳＦＥＴＩのドレインＤを直流電源の正極
としての電源端子■に接続し、前記Ｐ型ＭＯＳＦＥＴ２
のドレインＤを前記直流電源の負極としてのグランド端
子ＧＮＤに接続するようにしたので、 重負荷に対しても短い出力遷移時間で負荷を駆動でき、
負荷の大きさによって出力遷移時間があまり変化しない
。
ＭＯＳＦＥＴ２と、Ｎ型ＭＯＳＦＥＴＩとを備え、入力
端子０１に与えられたＨレベル、 Ｌレベルの信号に
それぞれ対応して、Ｈレベル、Ｌレベルの信号を出力端
子０２から低出力インピーダンスで負荷側に与えるドラ
イバ回路において、前記Ｐ型ＭＯＳＦＥＴ２およびＮ型
ＭＯＳＦＥＴ１のそれぞれのゲートＧを前記入力端子０
１に接続し、 同じく前記Ｐ型ＭＯＳＦＥＴ２およびＮ型ＭＯＳＦＥＴ
ＩのそれぞれのソースＳおよび前記半導体基板を前記出
力端子０２に接続し、 前記Ｎ型ＭＯＳＦＥＴＩのドレインＤを直流電源の正極
としての電源端子■に接続し、前記Ｐ型ＭＯＳＦＥＴ２
のドレインＤを前記直流電源の負極としてのグランド端
子ＧＮＤに接続するようにしたので、 重負荷に対しても短い出力遷移時間で負荷を駆動でき、
負荷の大きさによって出力遷移時間があまり変化しない
。
第１図はこの発明の実施例としての回路図、第２図は第
１図に対応する従来の回路図である。 ０１：入力端子、０２：出力端子、０３：内部論理回路
、Ｖ：電源端子、ＧＮＤ ニゲランド端子、ｌ：Ｎ型Ｍ
ＯＳＦＥＴ、２ ： Ｐ型ＭＯＳＦＥＴ。 電源洛チ 第 図
１図に対応する従来の回路図である。 ０１：入力端子、０２：出力端子、０３：内部論理回路
、Ｖ：電源端子、ＧＮＤ ニゲランド端子、ｌ：Ｎ型Ｍ
ＯＳＦＥＴ、２ ： Ｐ型ＭＯＳＦＥＴ。 電源洛チ 第 図
Claims (1)
- 【特許請求の範囲】 １）共通の半導体基板上に生成されたＰ型ＭＯＳＦＥＴ
と、Ｎ型ＭＯＳＦＥＴとを備え、入力端子に与えられた
Ｈレベル、Ｌレベルの信号にそれぞれ対応して、Ｈレベ
ル、Ｌレベルの信号を出力端子から低出力インピーダン
スで負荷側に与えるドライバ回路において、前記Ｐ型Ｍ
ＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのそれぞれのゲート
を前記入力端子に接続し、同じく前記Ｐ型ＭＯＳＦＥＴ
およびＮ型ＭＯＳＦＥＴのそれぞれのソースおよび前記
半導体基板を前記出力端子に接続し、 前記Ｎ型ＭＯＳＦＥＴのドレインを直流電源の正極に接
続し、 前記Ｐ型ＭＯＳＦＥＴのドレインを前記直流電源の負極
に接続するようにしたことを特徴とする大電流・高速ド
ライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223500A JPH0385918A (ja) | 1989-08-30 | 1989-08-30 | 大電流・高速ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223500A JPH0385918A (ja) | 1989-08-30 | 1989-08-30 | 大電流・高速ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385918A true JPH0385918A (ja) | 1991-04-11 |
Family
ID=16799116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223500A Pending JPH0385918A (ja) | 1989-08-30 | 1989-08-30 | 大電流・高速ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385918A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599016A2 (en) * | 1992-11-25 | 1994-06-01 | Motorola, Inc. | Transmitter/receiver circuit and method therefor |
| JPH0884062A (ja) * | 1994-09-12 | 1996-03-26 | Sunao Shibata | 半導体装置 |
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
| JP2006270799A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | デューティ調整回路 |
-
1989
- 1989-08-30 JP JP1223500A patent/JPH0385918A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599016A2 (en) * | 1992-11-25 | 1994-06-01 | Motorola, Inc. | Transmitter/receiver circuit and method therefor |
| EP0599016A3 (en) * | 1992-11-25 | 1994-09-21 | Motorola Inc | Transmitter/receiver circuit and method therefor. |
| JPH0884062A (ja) * | 1994-09-12 | 1996-03-26 | Sunao Shibata | 半導体装置 |
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
| JP2006270799A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | デューティ調整回路 |
| JP4623286B2 (ja) * | 2005-03-25 | 2011-02-02 | 日本電気株式会社 | デューティ調整回路 |
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