JP4623286B2

JP4623286B2 - デューティ調整回路

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Publication number: JP4623286B2
Application number: JP2005088787A
Authority: JP
Inventors: 良尚松岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-03-25
Filing date: 2005-03-25
Publication date: 2011-02-02
Anticipated expiration: 2025-03-25
Also published as: US20060214713A1; US7285998B2; JP2006270799A

Description

本発明は、デューティ調整回路に関し、特に、アナログバッファ回路と差動増幅回路とを用いるデューティ調整回路に関する。

従来のデューティ調整回路は、１つの入力パルス信号から２つの異なる信号を生成し、それらを組み合わせることにより所定のデューティ比を持つ出力パルス信号を発生させるよう構成されている（例えば、特許文献１又は２参照。）。

特開平５−２９８９３号公報特開平９−２１４３０７号公報

従来のデューティ調整回路は、帰還ループを持たない。そのため、従来のデューティ調整回路には、構成素子の経年劣化等により、出力パルス信号のデューティ比が変化してしまうという問題点がある。

そこで、本発明は、帰還ループを持ち、安定した特性を持つデューティ調整回路を提供することを目的とする。

上記目的を達成するため、本発明は、デューティ調整回路において、正弦波信号と参照電圧とに基づいてパルス信号を発生する差動バッファと、前記パルス信号を反転出力するインバータと、該インバータの出力の高周波成分を除去するローパスフィルタと、高入力インピーダンスを有し、前記ローパスフィルタの出力電圧と実質的に等しい電圧を発生する第１のアナログバッファと、該第１のアナログバッファと同一の構成を持ち、前記参照電圧に実質的に等しい電圧を発生する第２のアナログバッファと、前記第１のアナログバッファの出力と前記第２のアナログバッファの出力との差に応じた出力電圧を発生し、前記参照電圧として前記差動バッファ及び前記第２のアナログバッファに供給する差動増幅回路とを備えることを特徴とする。

また、本発明のデューティ調整回路は、前記第１のアナログバッファ及び前記第２のアナログバッファのそれぞれと前記差動増幅回路との間に、一端が接地されたキャパシタの他端を接続したことを特徴とする。

本発明によれば、第１及び第２のアナログバッファ回路と差動増幅回路とを用いて帰還ループを形成するようにしたことで、出力パルス信号のデューティ比を安定して所定の値に調整することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１に本発明の一実施の形態に係るデューティ調整回路１０を示す。

このデューティ調整回路１０は、差動バッファ１１、インバータ１２、ローパスフィルタ（ＬＰＦ）１３、第１及び第２のアナログバッファ１４及び１５、差動増幅回路１６、及びキャパシタ１７，１８及び１９を有している。

差動バッファ１１は、入力正弦波信号Ａと差動増幅回路１６の出力（参照電圧）ＳＤoutとに基づいて出力パルス信号Ｄoutを出力する。

インバータ１２は、差動バッファ１１からの出力パルス信号Ｄoutを論理反転させて出力する。

ＬＰＦ１３は、インバータ１２の出力から高周波成分を除去する。

第１のアナログバッファ１４は、後述する複数のアナログバッファ回路を並列に接続して構成されており、大きな出力電流（遷移電流）に対応できるようになっている。この第１のアナログバッファ１４は、ＬＰＦ１３の出力電圧に等しい電圧を出力する。

第２のアナログバッファ１５は、第１のアナログバッファ１４と同一に構成されている。この第２のアナログバッファ１５は、差動増幅回路１６の出力ＳＤoutに等しい電圧を出力する。

キャパシタ１７〜１９は、各線路の電圧変化を積分し、電圧の急激な変化を抑制する。これにより、ノイズの影響を除去することができ、高い精度で安定した動作が実現できる。

差動増幅回路１６は、第１のアナログバッファ１４の出力電圧と、第２のアナログバッファ１５の出力電圧との差に基づいて出力電圧ＳＤoutを発生させる。

上記のように構成されたデューティ調整回路１０において、出力パルス信号Ｄoutのデューティ比が所定の値よりも小さい場合、第１のアナログバッファ１４の入力電圧が高くなり、その出力電圧も高くなる。その結果、差動増幅回路１６の出力電圧ＳＤoutが低下する。出力電圧ＳＤoutが低下すると、差動バッファ１１から出力される出力パルス信号Ｄoutのデューティ比は大きくなる。

逆に、出力パルス信号Ｄoutのデューティ比が所定の値よりも大きい場合、第１のアナログバッファ１４の入力電圧が低くなり、その出力電圧も低くなる。その結果、差動増幅回路１６の出力電圧ＳＤoutが上昇する。出力電圧ＳＤoutが上昇すると、差動バッファ１１から出力される出力パルス信号Ｄoutのデューティ比は小さくなる。

以上のようにして、デューティ調整回路１０の出力パルス信号Ｄoutは、所定のデューティ比を持つように自動調整される。

次に、図２を参照して、第１及び第２のアナログバッファ１４及び１５に用いられるアナログバッファ回路２０について説明する。

図２のアナログバッファ回路２０は、電源端子間（ＶＤＤ−ＧＮＤ間）に直列接続された３つの電界効果トランジスタ（ＦＥＴ）により構成されている。

詳述すると、高電位側電圧端子ＶＤＤと定電圧側電圧端子ＧＮＤとの間に、第１のＰチャネルＭＯＳＦＥＴ（以下、第１のＰＭＯＳと呼ぶ。）２１、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと呼ぶ。）２２、及び第２のＰチャネルＭＯＳＦＥＴ（以下、第２のＰＭＯＳと呼ぶ）２３が、この順で直列に接続されている。これら３つのＭＯＳＦＥＴ２１〜２３のゲートは、入力端子ＩＮに共通に接続されている。また、ＮＭＯＳ２２と第２のＰＭＯＳ２３との接続点には、出力端子ＯＵＴが接続されている。

このアナログバッファ回路２０では、入力端子ＩＮがＭＯＳＦＥＴ２１〜２３のゲートに接続されているので、入力端子ＩＮから出力端子ＯＵＴへ電流は流れない。即ち、このアナログバッファ回路２０は、高い入力インピーダンスを有している。

次に、このアナログバッファ回路２０の動作について説明する。

入力端子ＩＮに入力電圧Ｖinが与えられると、ＭＯＳＦＥＴ２１〜２３には、その入力電圧Ｖinに応じた電流が流れ、入力電圧Ｖinに応じた出力電圧Ｖoutが出力端子ＯＵＴに発生する。

詳述すると、第１のＰＭＯＳ２１は、そのソースに高電位側電源電圧ＶＤＤが供給されているので、ＶＤＤに閾値電圧Ｖthp1を加えた電圧よりも低い入力電圧Ｖinが与えられるとオンする。その結果、ＮＭＯＳ２２のドレインに、０〜ＶＤＤ［Ｖ］の範囲の電位を発生させる。なお、本実施の形態において、入力電圧Ｖinは、第１のＰＭＯＳ２１を常にオンさせる範囲で変化するものとする。

ＮＭＯＳ２２は、入力電圧Ｖinと出力電圧Ｖoutとの差（即ち、ゲート・ソース間電圧）に基づいてオン／オフする。つまり、入力電圧Ｖinが出力電圧Ｖoutよりも閾値電圧Ｖthn以上高ければオンし、それより低ければオフする。

また、第２のＰＭＯＳ２３も、入力電圧Ｖinと出力電圧Ｖoutとの差（即ち、ゲート・ソース間電圧）に基づいてオン／オフする。この第２のＰＭＯＳ２３は、ＮＭＯＳ２２とは異なり、入力電圧Ｖinが出力電圧Ｖoutに閾値電圧Ｖthp2を加えた電圧よりも低ければオンし、それ以上であればオフする。

ここで、閾値電圧Ｖthp1＝Ｖthp2＝Ｖthn＝０［Ｖ］であるとすると、第１のＰＭＯＳ２１は、入力電圧ＶinがＶＤＤよりも低いときオンし、ＮＭＯＳ２２のドレインに０〜ＶＤＤ［Ｖ］の範囲の電位を発生させる。ＮＭＯＳ２２は、入力電圧Ｖinが出力電圧Ｖout以上のときオンし、それより低いときオフする。また、第２のＰＭＯＳ２３は、入力電圧Ｖinが出力電圧Ｖout以下のときオフし、それより高いときオンする。つまり、この場合においては、出力電圧Ｖoutが入力電圧Ｖinよりも低いとき、ＮＭＯＳ２２がオンするとともに、ＰＭＯＳ２３がオフして出力電圧Ｖoutを上昇させる。逆に、出力電圧Ｖoutが入力電圧Ｖinよりも高いとき、ＮＭＯＳ２２がオフするとともに、ＰＭＯＳ２３がオンして出力電圧Ｖoutを減少させる。こうして、アナログバッファ回路２０では、出力電圧Ｖoutが入力電圧Ｖinに一致する。

なお、第１のＰＭＯＳ２１は、入力電圧Ｖinが低いときドレイン電流が流れ易く、入力電圧Ｖinが高いとき流れ難い。それゆえ、ＮＭＯＳ２２のドレイン電圧は、入力電圧Ｖinが低いとき高く、入力電圧Ｖinが高いとき低くなる。これによって、アナログバッファ回路２０では、入出力電圧特性の線形性を保つことができる。ただし、入力電圧ＶinがＶＤＤに近づきすぎると、第１のＰＭＯＳ２１での電圧降下が大きくなり、ＮＭＯＳ２２のドレインに必要な電圧を与えることができない。その結果、出力電圧Ｖoutが入力電圧Ｖinより低くなり、入出力電圧特性の線形性が維持できなくなる。

本実施の形態では、図２に示すアナログバッファ回路を用いることにより、従来のアナログバッファ回路を用いる場合に比べて、その構成を簡易にでき、サイズを小さくすることができる。

図３に図２のアナログバッファ回路２０の入出力電圧特性のシミュレーション結果（実線）を示す。図３にから理解できるように、このアナログバッファ回路２０では、ＶＤＤ＝１．０［Ｖ］として、入力電圧Ｖinが０．２〜０．６５［Ｖ］の範囲のとき、実質的に入力電圧Ｖinと等しい（差が１０％程度以下の）出力電圧Ｖoutを得ることができる。

また、図４乃至図７に、デューティ調整回路１０の各部における電位変化のシミュレーション結果を示す。

図４は、動作開始から３［μsec］が経過するまでの、入力信号Ａ、出力パルス信号Ｄout、及び出力電圧ＳＤoutの変化を表すグラフである。但し、入力信号Ａ及び出力パルス信号Ｄoutは、その周期が極めて短い（周波数２５０ＭＨｚ前後）ので波形は読み取れない（振幅はハッチングで示す通り。）。図４から、時間の経過とともに、出力電圧ＳＤoutが所定の値に近づいていることが分かる。

図５乃至図７は、図４における期間Ｘ，Ｙ及びＺにそれぞれ対応している。図５乃至図７を比べると、入力信号Ａの波形が変化していない一方で、出力電圧ＳＤoutが上昇しているので、出力パルス信号Ｄoutのデューティー比が、出力電圧ＳＤoutの上昇に伴って小さくなっていることが分かる。即ち、出力電圧ＳＤoutが所定の値に近づくに従い、出力パルス信号Ｄoutのデューティー比も所定の値に近づいている。

以上本発明のデューティ調整回路について一実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、ＭＯＳＦＥＴの以外のＦＥＴを用いて構成してもよいし、異なる入力電圧範囲で線形入出力電圧特性が得られるように構成してもよい。

本発明の一実施の形態に係るデューティ調整回路の構成を示す回路図である。図１のデューティ調整回路に用いられるアナログバッファを構成するアナログバッファ回路を示す回路図である。図２のアナログバッファ回路のシミュレーションによる入出力電圧特性を示すグラフである。図１の入力信号Ａ，出力電圧ＳＤout及び出力パルス信号Ｄoutの電位変化を示すグラフである。図４の期間Ｘを時間軸に沿って拡大したグラフである。図４の期間Ｙを時間軸に沿って拡大したグラフである。図４の期間Ｚを時間軸に沿って拡大したグラフである。

符号の説明

１０デューティ調整回路
１１差動バッファ
１２インバータ
１３ローパスフィルタ
１４第１のアナログバッファ
１５第２のアナログバッファ
１６差動増幅回路
１７，１８，１９キャパシタ
２０アナログバッファ回路
２１第１のＰＭＯＳ
２２ＮＭＯＳ
２３第２のＰＭＯＳ

Claims

デューティ調整回路において、
正弦波信号と参照電圧とに基づいてパルス信号を発生する差動バッファと、
前記パルス信号を反転出力するインバータと、
該インバータの出力の高周波成分を除去するローパスフィルタと、
高入力インピーダンスを有し、前記ローパスフィルタの出力電圧と実質的に等しい電圧を発生する第１のアナログバッファと、
該第１のアナログバッファと同一の構成を持ち、前記参照電圧に実質的に等しい電圧を発生する第２のアナログバッファと、
前記第１のアナログバッファの出力と前記第２のアナログバッファの出力との差に応じた出力電圧を発生し、前記参照電圧として前記差動バッファ及び前記第２のアナログバッファに供給する差動増幅回路と、
を備えることを特徴とするデューティ調整回路。
請求項１に記載されたデューティ調整回路において、
前記第１のアナログバッファ及び前記第２のアナログバッファのそれぞれと前記差動増幅回路との間に、一端が接地されたキャパシタの他端を接続したことを特徴とするデューティ調整回路。
請求項１又は２に記載されたデューティ調整回路において、
前記第１のアナログバッファ及び前記第２のアナログバッファの各々が、３個のＦＥＴからなり、実質的に線形の入出力電圧特性を持つアナログバッファ回路を含んでいることを特徴とするデューティ調整回路。
請求項３に記載されたデューティ調整回路において、
前記第１のアナログバッファ及び前記第２のアナログバッファの各々が、互いに並列接続された複数の前記アナログバッファ回路からなることを特徴とするデューティ調整回路。
請求項３又は４に記載されたデューティ調整回路において、
前記ＦＥＴがＭＯＳＦＥＴであることを特徴とするデューティ調整回路。
請求項３，４又は５に記載されたデューティ調整回路において、
前記アナログバッファ回路を構成する３個のＦＥＴが電源端子間に直列に接続されており、かつこれら３個のＦＥＴのゲートが入力端子に共通接続されていることを特徴とするデューティ調整回路。
請求項６に記載されたデューティ調整回路において、
前記アナログバッファ回路を構成する３個のＦＥＴが２個のＰチャネルＦＥＴと１個のＮチャネルＦＥＴであって、前記２個のＰチャネルＦＥＴの間に前記ＮチャネルＦＥＴが接続されており、低電位側に位置するＰチャネルＦＥＴとＮチャネルＦＥＴの接続点に出力端子が接続されていることを特徴とするデューティ調整回路。