JP4853176B2 - D級増幅器 - Google Patents
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かかる発明によれば、デジタル信号がクリップまたはそれに近い状態になったとき、利得制御手段は、デジタル信号が示す波形のピークレベルが一定レベルを維持するように、入力信号のレベルの増加に応じて増幅手段の利得を低下させる。従って、入力信号のダイナミックレンジの全域に亙って、歪の少ない状態で入力信号を増幅し、かつ、適切なレベルの出力信号を得ることができる。
<第1実施形態>
図1は、この発明の第1実施形態であるD級増幅器の構成を示す回路図である。このD級増幅器は、大別してアンプ部100と、クリップ防止制御部200と、三角波発生器300とにより構成されている。ここで、三角波発生器300は、0V〜+VBまでの電圧範囲内において直線状のスロープを描いて変化する一定周期の三角波信号TRを発生し、アンプ部100とクリップ防止制御部200に供給する回路である。アンプ部100は、入力アナログ信号から、負荷を駆動するデジタル信号を生成する装置である。さらに詳述すると、アンプ部100は、入力端101pおよび101nに与えられる正逆2相のアナログ入力信号VIpおよびVInのレベルに応じてパルス幅変調された正逆2相のデジタル信号VOpおよびVOnを生成し、出力端102pおよび102nから各々出力する回路である。また、クリップ防止制御部200は、アンプ部100内の所定のノードから取り出される信号を監視し、この信号のレベルが所定の範囲から外れた場合に出力デジタル信号VOpまたはVOnがクリップ状態またはそれに近い状態になったとみなし、入力アナログ信号を断続的に減衰させることを指令する減衰指令信号SWを発生し、アンプ部100に供給する回路である。三角波信号TRは、アンプ部100およびクリップ防止制御部200において、デジタル信号VOpおよびVOnの発生タイミングと減衰指令信号SWの発生タイミングを決定する同期信号として用いられる。以下、アンプ部100およびクリップ防止制御部200の構成を順に説明する。
以上がアンプ部100の構成の詳細である。
(VC1+VC2)/2=VB/2 ……(1)
これをVC2について解くと次のようになる。
VC2=VB−VC1 ……(2)
すなわち、抵抗R22およびR23とオペアンプ203からなる回路は、オペアンプ202から第1の比較用電圧VC1が出力される場合に、電圧VBよりも電圧VC1だけ低い第2の比較用電圧VC2を出力する反転増幅器として働く。
以上が本実施形態によるD級増幅器の構成の詳細である。
図5はこの発明の第2実施形態であるD級増幅器の構成を示す回路図である。上記第1実施形態(図1)では、電流出力コンパレータ201の出力電流を利用して、高電圧側および低電圧側において三角波信号TRと交差する2つの比較用電圧VC1およびVC2を生成し、第1の比較用電圧VC1と三角波信号TRとをコンパレータ204に与え、第2の比較用電圧VC2と三角波信号TRとをコンパレータ205に与えることにより、パルス列である減衰指令信号SWを発生した。
図6はこの発明の第3実施形態であるD級増幅器の構成を示すブロック図である。本実施形態では、上記第1実施形態におけるクリップ防止制御部200がクリップ防止制御部200Bに置き換えられている。また、本実施形態では、三角波信号TRが正のピークとなるタイミングおよび負のピークとなるタイミングにおいて、パルス状のタイミング信号Sが三角波発生器300からクリップ防止制御部200Bに供給されるようになっている。
図8はこの発明の第4実施形態であるD級増幅器の構成を示す回路図である。上記第2実施形態(図5)と同様、本実施形態においても、2相の三角波信号TRpおよびTRnを発生する三角波発生器300Aが用いられる。この三角波発生器300Aとアンプ部100におけるパルス幅変調器120Aとの接続関係は上記第2実施形態と同様である。本実施形態では、上記第2実施形態におけるクリップ防止制御部200Aがクリップ防止制御部200Cに置き換えられている。このクリップ防止制御部200Cでは、クリップ防止制御部200A(図5)における電流出力コンパレータ201が、定電流源261と、スイッチ262と、フリップフロップ263および264と、ORゲート265とからなる回路に置き換えられており、定電流源261からスイッチ262を介して供給される電流によりキャパシタC21の充電が行われるようになっている。
図10はこの発明の第5実施形態であるD級増幅器の構成を示す回路図である。また、図11は、同実施形態の動作を示す波形図である。上記各実施形態では、正逆2相の入力アナログ信号VIpおよびVInがD級増幅器に与えられた。これに対し、本実施形態では、図11に示すように、各々1ビットのデジタル信号である正逆2相のビットストリームが入力信号VIpおよびVInとしてD級増幅器に与えられる。そして、本実施形態では、このようなビットストリームVIpおよびVInの処理を適切に行うため、図10に示すように、三角波発生器300が出力する三角波信号TRの位相をビットストリームVIpおよびVInに同期化させる同期化回路310が、上記第1実施形態のD級増幅器に追加されている。
図12はこの発明の第6実施形態であるD級増幅器の構成を示す回路図である。このD級増幅器は、デジタル信号処理により、入力信号に応じてパルス幅変調されたデジタル信号を発生するDSP(Digital Signal Processor;デジタル信号処理装置)400と、DSP400から出力されるデジタル信号によってスイッチングされ、電源+VBからの電力に基づき、フィルタおよびスピーカ等からなる負荷420を駆動するスイッチング増幅段410とを有している。入力信号としては、オーディオソースから得られるアナログオーディオ信号をA/D変換器に与え、このA/D変換器から得られるデジタル信号をDSP400に与えてもよいし、外部の装置から受信されるデジタルオーディオ信号をそのまま与えてもよい。
以上、この発明の第1〜第6実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
Claims (7)
- 周期的な三角波信号を出力する三角波発生器と、
入力信号から、負荷を駆動するデジタル信号を生成する増幅手段であって、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を前記負荷を駆動するデジタル信号として出力するパルス幅変調器とを有する増幅手段と、
前記デジタル信号がクリップまたはそれに近い状態になったとき、前記デジタル信号が示す波形のピークレベルが一定レベルを維持するように、前記入力信号のレベルの増加に応じて前記増幅手段の利得を低下させる利得制御手段とを具備し、
前記利得制御手段は、前記増幅手段の入力部に設けられ、減衰指令信号に応じて前記入力信号を減衰させる減衰手段と、前記デジタル信号がクリップまたはそれに近い状態になったとき、前記三角波信号に同期して前記減衰指令信号を出力するクリップ防止制御部とを具備し、
前記クリップ防止制御部は、前記誤差積分器の出力信号が基準レベルを越えたときに、前記デジタル信号がクリップまたはそれに近い状態になったことを検知することを特徴とするD級増幅器。 - 前記クリップ防止制御部は、前記誤差積分器の出力信号が基準レベルを越えたときに前記三角波信号と交差するレベルの比較用電圧を発生する比較用電圧発生手段と、この比較用電圧と前記三角波信号とを比較することにより前記減衰指令信号を出力する比較手段とを具備することを特徴とする請求項1に記載のD級増幅器。
- 周期的な三角波信号を出力する三角波発生器と、
入力信号から、負荷を駆動するデジタル信号を生成する増幅手段であって、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を前記負荷を駆動するデジタル信号として出力するパルス幅変調器とを有する増幅手段と、
前記デジタル信号がクリップまたはそれに近い状態になったとき、前記デジタル信号が示す波形のピークレベルが一定レベルを維持するように、前記入力信号のレベルの増加に応じて前記増幅手段の利得を低下させる利得制御手段とを具備し、
前記利得制御手段は、前記増幅手段の入力部に設けられ、減衰指令信号に応じて前記入力信号を減衰させる減衰手段と、前記デジタル信号がクリップまたはそれに近い状態になったとき、前記三角波信号に同期して前記減衰指令信号を出力するクリップ防止制御部とを具備し、
前記クリップ防止制御部は、前記三角波信号がピークとなるタイミングまたはその直前のタイミングにおける前記デジタル信号のレベルに基づき前記デジタル信号がクリップまたはそれに近い状態になったことを検知することを特徴とするD級増幅器。 - 周期的な三角波信号を出力する三角波発生器と、
入力信号から、負荷を駆動するデジタル信号を生成する増幅手段であって、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を前記負荷を駆動するデジタル信号として出力するパルス幅変調器とを有する増幅手段と、
前記デジタル信号がクリップまたはそれに近い状態になったとき、前記デジタル信号が示す波形のピークレベルが一定レベルを維持するように、前記入力信号のレベルの増加に応じて前記増幅手段の利得を低下させる利得制御手段とを具備し、
前記利得制御手段は、前記増幅手段の入力部に設けられ、減衰指令信号に応じて前記入力信号を減衰させる減衰手段と、前記デジタル信号がクリップまたはそれに近い状態になったとき、前記三角波信号に同期して前記減衰指令信号を出力するクリップ防止制御部とを具備し、
前記クリップ防止制御部は、前記三角波信号がピークとなるタイミングまたはその直後のタイミングにおいて、前記パルス幅変調器における前記誤差積分器の出力信号と前記三角波信号との比較結果を示す信号を保持し、この保持した信号に基づき前記デジタル信号がクリップまたはそれに近い状態になったことを検知することを特徴とするD級増幅器。 - 変調信号によりパルス幅またはパルス密度が変調されたパルスを発生するパルス発生手段を有し、前記パルス発生手段により発生された前記パルスを、負荷を駆動するデジタル信号として出力する増幅手段と、
入力信号から前記変調信号を生成し、前記入力信号のレベルに応じてD級増幅器全体としての利得を制御する利得制御手段とを具備し、
前記利得制御手段は、
外部から与えられる音量調整信号に応じた利得で前記入力信号を増幅し、圧縮対象信号として出力する可変利得増幅手段と、
前記圧縮対象信号にダイナミックレンジ圧縮を施して前記変調信号として出力する手段であって、前記圧縮対象信号のピークレベルが所定の閾値よりも低いリニア領域では、前記圧縮対象信号を所定の利得で増幅し、前記圧縮対象信号のピークレベルが前記閾値以上である飽和領域では、前記パルス発生手段に出力される変調信号のピークレベルが所定レベルを維持するように、前記圧縮対象信号のピークレベルの増加に応じて前記圧縮対象信号を増幅する際の利得を低下させるダイナミックレンジ圧縮手段と
を具備することを特徴とするD級増幅器。 - 前記入力信号がアナログ信号であることを特徴とする請求項1〜5のいずれか1の請求項に記載のD級増幅器。
- 前記入力信号がデジタル信号であることを特徴とする請求項1〜5のいずれか1の請求項に記載のD級増幅器。
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