JP5343782B2 - Ｄ級増幅器 - Google Patents

Description

この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。

Ｄ級増幅器は、入力信号に応じてパルス幅が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。特許文献１〜３には、Ｄ級増幅器として、入力信号とＤ級増幅器の出力側からの帰還信号との誤差を積分する誤差積分器と、この誤差積分器が出力する積分値信号のレベルに応じたパルス幅のパルスを発生するパルス幅変調回路とを備え、このパルス幅変調回路の出力パルスに基づいて負荷を駆動する構成のものが開示されている。

特開２００７−１２４６２４号公報 特開２００７−１２４６２５号公報 特開２００６−２６２１０４号公報

ところで、オーディオ機器等では、ダイナミックレンジの広い入力オーディオ信号をスピーカから再生したときの再生音をリスナに聴こえやすくするために、ダイナミックレンジ圧縮の技術が用いられる場合が多い。このダイナミックレンジ圧縮は、入力オーディオ信号を増幅してスピーカから再生する際に、入力オーディオ信号の音量が小さい領域では増幅のゲインを高くし、入力オーディオ信号の音量が大きい領域では増幅のゲインを低くすることにより、広いダイナミックレンジを持った入力オーディオ信号をリスナが快く聴き取れる範囲内の音量の再生音として出力する技術である。従来、Ｄ級増幅器をパワーアンプとして備えるオーディオ機器では、Ｄ級増幅器の前段にボリュームを設けるとともに、入力オーディオ信号の音量を検知する回路を設け、検知した入力オーディオ信号の音量に応じてボリュームのゲインを段階的に調整することによりダイナミックレンジ圧縮を行うのが一般的であった。しかし、この従来の構成の場合、ゲイン切り換えのステップの粗いボリュームを用いた場合に、入力オーディオ信号の音量に応じてボリュームのゲインが段階的に切り換わるときに発生するノイズによりスピーカ再生音の音質が劣化するという問題があった。また、Ｄ級増幅器の前段にボリュームを配置してダイナミックレンジ圧縮を行う場合、入力オーディオ信号の音量に応じた適切なゲインをボリュームに設定するための複雑な制御回路を設けることあるいはそのようなゲインをオーディオ機器のホストＣＰＵに演算させることが必要になり、オーディオ機器の構成が複雑化し、オーディオ機器のコストを増加させるいう問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、ボリューム等の外付けの回路を必要とせず、簡単な構成によりダイナミックレンジ圧縮を行うことができるＤ級増幅器を提供することを目的とする。

この発明は、入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する誤差積分器と、前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するパルス幅変調回路と、前記パルス幅変調回路から出力されるデジタル信号に基づいて負荷を駆動する出力バッファと、前記出力バッファの出力信号を前記帰還信号として前記誤差積分器に帰還させる帰還手段と、減衰指令に応じて前記誤差積分器に対する入力信号のレベルを減衰させる減衰手段と、前記入力信号のピークを検出するピークホールド回路を含み、このピークホールド回路により検出された前記入力信号のピークに指定されたゲインを乗じ、かつ、指定された閾値を加算した圧縮特性制御信号を発生する圧縮特性制御手段と、前記出力バッファの出力信号のレベルが前記圧縮特性制御信号のレベルを越えるのに応じて前記減衰指令を出力する減衰指令発生手段とを具備することを特徴とするＤ級増幅器を提供する。

かかる発明によれば、入力信号のピークに指定されたゲインを乗じ、かつ、指定された閾値を加算した圧縮特性制御信号が圧縮特性制御手段によって発生される。そして、出力バッファの出力信号のレベルがこの圧縮特性制御信号のレベルを越えると、減衰指令発生部によって減衰指令が発生され、誤差積分器に与えられる入力信号が減衰され、誤差積分器の出力する積分値信号のレベルが低下し、パルス幅変調回路の出力するデジタル信号のパルス幅変調度が低下し、出力バッファの出力レベルが低下する。このような負帰還制御が働く結果、出力バッファの出力信号のレベルは、圧縮特性制御信号のレベルに一致することとなる。このように、Ｄ級増幅器では、入力信号のレベルと出力バッファの出力信号との関係を、入力信号のレベルと圧縮特性制御信号のレベルとの関係と一致させる制御が行われ、ダイナミックレンジ圧縮が行われる。

この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。 同実施形態における三角波信号の波形を示す図である。 同実施形態におけるパルス幅変調回路の各部の信号波形を示す図である。 同実施形態における歪検出部の動作原理を説明する波形図である。 同実施形態における減衰制御部の具体的構成例を示す回路図である。 同実施形態におけるピークホールド回路の動作を説明する波形図である。 同実施形態において減衰指令パルスが発生しない場合および減衰指令パルスが発生する場合におけるＤ級増幅器の各部の信号波形を示す図である。 同実施形態におけるダイナミックレンジ圧縮特性を例示する図である。 この発明の他の実施形態における歪検出部の構成例を示す回路図である。 この発明の他の実施形態におけるＤ級増幅器の一部の構成を示す回路図である。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、入力端１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端１０２ｐおよび１０２ｎから各々出力する回路である。ここで、出力端１０２ｐおよび１０２ｎ間には、フィルタおよびスピーカコイル等の負荷２００が介挿されている。また、入力端１０１ｐおよび出力端１０２ｎ間には、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４およびＲ１５が直列に介挿され、入力端１０１ｎおよび出力端１０２ｐ間には、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４およびＲ２５が直列に介挿されている。これらの各抵抗の抵抗値は、Ｒ１１＝Ｒ２１、Ｒ１２＝Ｒ２２、Ｒ１３＝Ｒ２３、Ｒ１４＝Ｒ２４、Ｒ１５＝Ｒ２５となっている。

誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１１、Ｒ１２およびＲ１３を介して正相の入力アナログ信号ＶＩｐが与えられ、誤差積分器１１０の逆相入力端１１１ｎには抵抗Ｒ２１、Ｒ２２およびＲ２３を介して逆相の入力アナログ信号ＶＩｎが与えられる。また、誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１５およびＲ１４を介して逆相デジタル信号ＶＯｎが帰還され、誤差積分器１１０の逆相入力端１１１ｎには、抵抗Ｒ２５およびＲ２４を介して正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎとデジタル信号ＶＯｐおよびＶＯｎとの誤差を積分して、積分結果を示す正逆２相の積分値信号ＶＤｐおよびＶＤｎを正相出力端１１２ｐおよび逆相出力端１１２ｎから各々出力する。

誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１２およびＲ１３の共通接続点と抵抗Ｒ２２およびＲ２３の共通接続点の間にはキャパシタＣ１０が介挿されている。このキャパシタＣ１０が設けられた入力経路は、誤差積分器１１０に入力アナログ信号ＶＩｐおよびＶＩｎが入力される過程において入力信号から高域の雑音を除去するローパスフィルタとして機能する。

また、誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１１およびＲ１２の共通接続点と抵抗Ｒ２１およびＲ２２の共通接続点の間には減衰器１６０が介挿されている。この減衰器１６０は、誤差積分器１１０に対する入力信号のレベルを減衰させる手段である。本実施形態における減衰器１６０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor構造の電界効果トランジスタ。以下、単にトランジスタという。）などによるスイッチである。この減衰器１６０は、減衰指令パルスＳＷが与えられることによってＯＮ状態となり、入力アナログ信号を断続的に減衰させる減衰手段として機能する。なお、減衰指令パルスＳＷを発生する手段については後述する。

誤差積分器１１０としては各種のものが考えられるが、図示の例では、差動増幅器１１３と、４個のキャパシタＣ１〜Ｃ４と２個の抵抗Ｒ１およびＲ２により構成された２次の誤差積分器１１０が用いられている。ここで、差動増幅器１１３の正相入力端（＋入力端）および逆相入力端（−入力端）は、各々誤差積分器１１０の正相入力端１１１ｐおよび逆相入力端１１１ｎとなっており、差動増幅器１１３の正相出力端（＋出力端）と逆相出力端（−出力端）は、各々誤差積分器１１０の正相出力端１１２ｐおよび逆相出力端１１２ｎとなっている。そして、差動増幅器１１３の正相入力端と逆相出力端との間には、誤差を積分するためのキャパシタＣ１およびＣ２が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ１を介して接地されている。また、差動増幅器１１３の逆相入力端と正相出力端との間にも、誤差を積分するためのキャパシタＣ３およびＣ４が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ２を介して接地されている。

パルス幅変調回路１３０は、誤差積分器１１０から与えられる積分値信号ＶＤｐおよびＶＤｎのレベルに応じたパルス幅を持った２相のパルスＶＯｐ’およびＶＯｎ’を発生する回路である。さらに詳述すると、パルス幅変調回路１３０は、ＶＤｐ＞ＶＤｎの場合には、レベル差ＶＤｐ−ＶＤｎに応じたパルス幅を持った負のパルスＶＯｐ’を出力し、ＶＤｎ＞ＶＤｐの場合には、レベル差ＶＤｎ−ＶＤｐに応じたパルス幅を持った負のパルスＶＯｎ’を出力する。なお、パルス幅変調回路１３０の詳細な構成例については後述する。

プリドライバ１４０は、パルス幅変調回路１３０が出力するパルスＶＯｐ’およびＶＯｎ’を出力バッファ１５０に伝達する回路であり、例えばノンインバーティングバッファである。出力バッファ１５０は、インバータ１５１とインバータ１５２とを有する。図示の通り、インバータ１５１および１５２は、ＰチャネルトランジスタおよびＮチャネルトランジスタを電源＋ＶＢおよび接地間に直列に介挿してなる周知のインバータである。ここで、インバータ１５１は、パルス幅変調回路１３０からプリドライバ１４０を介して与えられるパルスＶＯｎ’をレベル反転し、上述したデジタル信号ＶＯｎとして出力端１０２ｎから出力する。また、インバータ１５２は、パルス幅変調回路１３０からプリドライバ１４０を介して与えられるパルスＶＯｐ’をレベル反転し、上述したデジタル信号ＶＯｐとして出力端１０２ｐから出力する。

出力バッファ１５０から誤差積分器１１０へのデジタル信号ＶＯｐおよびＶＯｎの帰還経路において、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間にはキャパシタＣ２０が介挿されている。このキャパシタＣ２０が介挿された帰還経路は、デジタル信号ＶＯｐおよびＶＯｎが誤差積分器１１０へ帰還される際に帰還信号から高域の雑音を除去するローパスフィルタとして機能する。

また、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間には、Ｄ級増幅器全体のゲインを調整するゲイン調整回路１７０が介挿されている。このゲイン調整回路１７０は、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間に直列に介挿された抵抗Ｒ３１、Ｒ３２、Ｎチャネルトランジスタ１７１、抵抗Ｒ３３およびＲ３４を有し、さらに抵抗Ｒ３１およびＲ３２の共通接続点と抵抗Ｒ３３およびＲ３４の共通接続点との間に介挿されたＮチャネルトランジスタ１７２とを有する。

Ｎチャネルトランジスタ１７１および１７２の各ゲートには、ゲイン調整信号Ｇ１およびＧ２が各々与えられる。このゲイン調整信号Ｇ１およびＧ２は、外部からＤ級増幅器に与えられる信号であり、例えばこのＤ級増幅器が搭載されるオーディオ機器のホストＣＰＵが図示しない操作部の操作等に基づいて発生する。ここで、ゲイン調整信号Ｇ１およびＧ２の両方がＬレベルの場合、Ｎチャネルトランジスタ１７１および１７２の両方がＯＦＦとなる。この場合、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間は開放され、Ｄ級増幅器では本来のデフォルトゲイン（抵抗Ｒ１１＋Ｒ１２＋Ｒ１３と抵抗Ｒ１４＋Ｒ１５の比により定まるゲイン）ＧＡＩＮ０での増幅が行われる。

ゲイン調整信号Ｇ１がＨレベル、ゲイン調整信号Ｇ２がＬレベルの場合、Ｎチャネルトランジスタ１７１がＯＮ、Ｎチャネルトランジスタ１７２がＯＦＦとなる。この結果、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間が、抵抗Ｒ３１、Ｒ３２、Ｒ３３およびＲ３４を直列に介して接続された状態となる。この場合、出力デジタル信号ＶＯｐおよびＶＯｎに対する誤差積分器１１０に帰還される信号の割合が減るため、Ｄ級増幅器のゲインはデフォルトゲインよりも大きなゲインＧＡＩＮ１（＞ＧＡＩＮ０）となる。

また、ゲイン調整信号Ｇ２がＨレベルの場合には、Ｎチャネルトランジスタ１７２がＯＮとなる。この結果、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間が、抵抗Ｒ３１およびＲ３４を直列に介して接続された状態となる。この場合、出力デジタル信号ＶＯｐおよびＶＯｎに対する誤差積分器１１０に帰還される信号の割合がさらに減るため、Ｄ級増幅器のゲインはゲインＧＡＩＮ１よりも大きなゲインＧＡＩＮ２（＞ＧＡＩＮ１＞ＧＡＩＮ０）となる。

次にパルス幅変調回路１３０の構成例について説明する。図１に示す例では、パルス幅変調回路１３０は、三角波発生器１３１と、コンパレータ１３２および１３３と、インバータ１３４および１３５と、ＮＡＮＤゲート１３６および１３７により構成されている。図２は、三角波発生器１３１が発生する三角波信号ＴＲｐ、ＴＲｎの波形を示す図である。また、図３（ａ）および（ｂ）はパルス幅変調回路１３０の各部の信号波形を示す図であり、図３（ａ）はＶＤｐ＞ＶＤｎの場合における信号波形を、図３（ｂ）はＶＤｎ＞ＶＤｐの場合における信号波形を示すものである。

三角波発生器１３１は、図２に示すように、電圧０Ｖから所定の電圧＋ＶＰまで一定の勾配で立ち上がり、電圧＋ＶＰから電圧０Ｖまで一定の勾配で立ち下がる一定周期の三角波信号ＴＲｐを発生するとともに、この三角波信号ＴＲｐと逆相関係にある三角波信号ＴＲｎを発生する。なお、電圧＋ＶＰは、電源電圧＋ＶＢと同じ電圧でもよく、異なる電圧でもよい。

図３（ａ）および（ｂ）に示すように、コンパレータ１３２は、三角波信号ＴＲｐと積分値信号ＶＤｎとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｎを出力する。コンパレータ１３３は、三角波信号ＴＲｐと積分値信号ＶＤｐとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｐを出力する。インバータ１３４は、信号ＶＥｐをレベル反転した信号を出力する。インバータ１３５は、信号ＶＥｎをレベル反転した信号を出力する。

ＮＡＮＤゲート１３６は、信号ＶＥｎとインバータ１３４の出力信号との論理積をとることにより、上述したパルスＶＯｎ’を出力する。ここで、信号ＶＥｎは三角波信号ＴＲｐが積分値信号ＶＤｎを越えていない期間にＨレベルとなり、インバータ１３４の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３６は、図３（ｂ）に示すように、ＶＤｎ＞ＶＤｐである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｎ’を出力する。すなわち、ＮＡＮＤゲート１３６は、ＶＤｎ＞ＶＤｐである場合において、レベル差ＶＤｎ−ＶＤｐに比例したパルス幅のパルスＶＯｎ’を出力する。

また、ＮＡＮＤゲート１３７は、信号ＶＥｐとインバータ１３５の出力信号との論理積をとることにより、上述したパルスＶＯｐ’を出力する。ここで、信号ＶＥｐは三角波信号ＴＲｐが積分値信号ＶＤｐを越えていない期間にＨレベルとなり、インバータ１３５の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３７は、図３（ａ）に示すように、ＶＤｐ＞ＶＤｎである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｐ’を出力する。すなわち、ＮＡＮＤゲート１３７は、ＶＤｐ＞ＶＤｎである場合において、レベル差ＶＤｐ−ＶＤｎに比例したパルス幅のパルスＶＯｐ’を出力する。
以上がパルス幅変調回路１３０の詳細である。

次に減衰制御部３００について説明する。減衰制御部３００は、上述した減衰指令パルスＳＷを発生して減衰器１６０に供給し、誤差積分器１１０に対する入力信号を減衰させる制御を行う回路である。この減衰制御部３００は、歪検出部３１０と、圧縮特性制御部３３０と、減衰指令発生部３８０とにより構成されている。ここで、歪検出部３１０は、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が１００％に到達してクリップし、Ｄ級増幅器からフィルタおよび負荷２００への出力波形（以下、負荷駆動波形という）に一定量の歪みが発生したか否かを誤差積分器１１０の正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２とに基づいて検出する回路である。この歪検出部３１０による歪検出の原理は次の通りである。

まず、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が１００％未満であってクリップが発生していない状態では、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が出力端１０２ｎおよび１０２ｐ側から誤差積分器１１０の入力側に帰還されるため、誤差積分器１１０は正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２を同一の電圧に維持した状態で動作する。さらに詳述すると、入力信号ＶＩｐおよびＶＩｎが誤差積分器１１０の動作点である基準レベルＶＲＥＦにあるとき、誤差積分器１１０は正相入力端１１１ｐの入力レベルＶ１は、電圧ＶＩｐ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｎ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ１１、Ｒ１２およびＲ１３と抵抗Ｒ１４およびＲ１５とにより分圧した電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦとなる。同様に、誤差積分器１１０の逆相入力端１１１ｎの入力レベルＶ２は、電圧ＶＩｎ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｐ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ２１、Ｒ２２およびＲ２３と抵抗Ｒ２４およびＲ２５とにより分圧した電圧｛（Ｒ２４＋Ｒ２５）／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ２５）｝ＶＲＥＦ＝｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦ＝Ｖ１となる。そして、入力信号ＶＩｐおよびＶＩｎが基準レベルＶＲＥＦを中心に互いに逆相となるように振動し、かつ、入力信号ＶＩｐおよびＶＩｎの振幅が小さくて出力デジタル信号ＶＯｐおよびＶＯｎがクリップしない状態では、誤差積分器１１０の入力レベルＶ１およびＶ２は、図４に示すように、互いに同じレベルを維持しながら、電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦから高電位方向に負荷駆動波形のレベル（＝出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度）に応じた電圧だけ振動する。

しかし、出力デジタル信号ＶＯｐまたはＶＯｎのパルス幅変調度が１００％に到達してクリップすると、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が誤差積分器１１０の入力側に帰還されず、帰還信号に対して入力信号のレベルが過剰になる。このため、出力デジタル信号ＶＯｐまたはＶＯｎがクリップする度に、図４に示すように、入力レベルＶ１と入力レベルＶ２との間にクリップにより生じる負荷駆動波形の歪量に応じたレベル差が発生する。

歪検出部３１０は、このような入力レベルＶ１およびＶ２の挙動に基づき、図４に示すように、負荷駆動波形に一定量の歪が生じた旨の歪検出信号を出力するのである。この歪検出信号の発生方法の具体例として次の２つがある。
方法（１）：入力レベルＶ１またはＶ２が基準レベルＶＲＥＦよりも所定量ΔＶだけ大きい閾値ＶＲＥＦ＋ΔＶを越えたとき歪検出信号をアクティブレベルとする。
方法（２）：入力レベルＶ１およびＶ２の差分｜Ｖ１−Ｖ２｜が閾値２ΔＶを越えたとき歪検出信号をアクティブレベルとする。

圧縮特性制御部３３０は、Ｄ級増幅器に対する入力信号ＶＩｐおよびＶＩｎのピークに対して、指定された圧縮比に対応したゲインを乗じ、かつ、指定されたスレッショルドを加算した圧縮特性制御信号を発生するとともに、出力デジタル信号ＶＯｐおよびＶＯｎのレベル（負荷駆動波形のレベル）が圧縮特性制御信号のレベルを越えるのに応じて出力制限指令信号を出力する回路である。上述したように、誤差積分器１１０に対する入力レベルＶ１およびＶ２は、出力デジタル信号ＶＯｐおよびＶＯｎのレベル（負荷駆動波形のレベル）の増減と連動する。そこで、本実施形態において圧縮特性制御部３３０は、入力レベルＶ１またはＶ２が圧縮特性制御信号のレベルを越えるか否かにより出力制限指令信号をアクティブレベルとするか否かの切り換えを行う。

減衰指令発生部３８０は、歪検出部３１０が出力する歪検出信号または圧縮特性制御部３３０が出力する出力制限指令信号に応じて、上述した減衰指令パルスＳＷを発生して減衰器１６０に供給する回路である。

さらに詳述すると、減衰指令発生部３８０は、歪検出信号および出力制限指令信号を積分する積分器を有しており、この積分器の積分値に応じたパルス幅を有する減衰指令パルスＳＷを一定の周期で出力する。ここで、入力信号ＶＩｐおよびＶＩｎのレベルが小さく、出力デジタル信号ＶＯｐおよびＶＯｎのクリップが生じない領域では、出力デジタル信号ＶＯｐおよびＶＯｎのレベル（負荷駆動波形のレベル）が圧縮特性制御信号のレベルを越えると、圧縮特性制御部３３０から減衰指令発生部３８０にアクティブレベルの出力制限指令信号が出力される。そして、減衰指令発生部３８０では、この出力制限指令信号の積分が行われ、その積分値に応じたパルス幅を持った減衰指令パルスＳＷが出力され、減衰器１６０による入力信号ＶＩｐおよびＶＩｎの減衰が行われる。このようにして、出力デジタル信号ＶＯｐおよびＶＯｎのレベル（より正確には負荷駆動波形のレベル）を圧縮特性制御信号のレベルに一致させる負帰還制御が働く。

一方、入力信号ＶＩｐおよびＶＩｎのレベルが大きく、出力デジタル信号ＶＯｐおよびＶＯｎのクリップが生じる領域では、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が１００％に達してクリップしたとき、歪検出部３１０から減衰指令発生部３８０にアクティブレベルの歪検出信号が出力される。そして、減衰指令発生部３８０では、この歪検出信号の積分が行われ、その積分値に応じたパルス幅を持った減衰指令パルスＳＷが出力され、減衰器１６０による入力信号の減衰が行われる。このようにして、Ｄ級増幅器のゲインを下げて、出力デジタル信号ＶＯｐおよびＶＯｎのレベル（負荷駆動波形のレベル）をクリップレベルに一致させる負帰還制御が働く。

図５は、本実施形態における減衰制御部３００の具体的構成例を示す回路図である。この例において、歪検出部３１０は、上述した方法（１）に従って歪検出信号Ｖ１１およびＶ１２を出力する回路である。この歪検出部３１０は、抵抗Ｒ４１〜Ｒ４５と、キャパシタＣ４１およびＣ４２と、オペアンプ３１１および３１２と、コンパレータ３１３および３１４とにより構成されている。オペアンプ３１１の正相入力端には、抵抗Ｒ４１を介して誤差積分器１１０に対する入力信号Ｖ１が与えられる。そして、オペアンプ３１１の正相入力端と接地線との間にはキャパシタＣ４１が介挿されている。また、オペアンプ３１２の正相入力端には、抵抗Ｒ４２を介して誤差積分器１１０に対する入力信号Ｖ２が与えられる。そして、オペアンプ３１２の正相入力端と接地線との間にはキャパシタＣ４２が介挿されている。ここで、抵抗Ｒ４１およびキャパシタＣ４１は、信号Ｖ１に含まれる高域ノイズを除去するローパスフィルタを構成しており、抵抗Ｒ４２およびキャパシタＣ４２は、信号Ｖ２に含まれる高域ノイズを除去するローパスフィルタを構成している。オペアンプ３１１の出力端とオペアンプ３１２の出力端との間には同一の抵抗値を有する抵抗Ｒ４３、Ｒ４４およびＲ４５が直列に介挿されている。そして、抵抗Ｒ４３およびＲ４４の共通接続点はオペアンプ３１１の逆相入力端に、抵抗Ｒ４４およびＲ４５の共通接続点はオペアンプ３１２の逆相入力端に各々接続されている。コンパレータ３１３および３１４の各正相入力端にはオペアンプ３１１および３１２の各出力信号が各々与えられる。また、コンパレータ３１３および３１４の各逆相入力端には閾値電圧ＶＲＥＦ＋ΔＶが各々与えられる。そして、コンパレータ３１３は、オペアンプ３１１の出力信号と閾値電圧ＶＲＥＦ＋ΔＶとの比較結果を示す歪検出信号Ｖ１１を出力し、コンパレータ３１４は、オペアンプ３１２の出力信号と閾値電圧ＶＲＥＦ＋ΔＶとの比較結果を示す歪検出信号Ｖ１２を出力する。

このような構成において、入力信号ＶＩｐおよびＶＩｎのレベルが小さく、出力デジタル信号ＶＯｐおよびＶＯｎがクリップしない領域では、上述したように、誤差積分器１１０に対する入力信号Ｖ１およびＶ２は互いに同一のレベルとなって変動する。この場合、オペアンプ３１１からは信号Ｖ１がそのまま出力され、オペアンプ３１２からは信号Ｖ２（＝Ｖ１）がそのまま出力される。そして、この場合のオペアンプ３１１および３１２の各出力信号のレベルは基準レベルＶＲＥＦよりも低くなる（図４参照）。従って、コンパレータ３１３および３１４が各々出力する歪検出信号Ｖ１１およびＶ１２は、いずれも非アクティブレベルとなる。

一方、入力信号ＶＩｐおよびＶＩｎのレベルが大きく、出力デジタル信号ＶＯｐおよびＶＯｎがクリップする領域では、出力デジタル信号ＶＯｐまたはＶＯｎがクリップする都度、誤差積分器１１０に対する入力信号Ｖ１およびＶ２が、図４に示すように基準レベルＶＲＥＦを中心として高電位側および低電位側に離れる。そして、例えばＶ１＝ＶＲＥＦ＋Ｖａ、Ｖ２＝ＶＲＥＦ−Ｖａとすると、歪検出部３１０では、抵抗Ｒ４４の中点の電位が基準レベルＶＲＥＦとなり、抵抗Ｒ４３およびＲ４４の接続点の電位がＶ１＝ＶＲＥＦ＋Ｖａ、抵抗Ｒ４４およびＲ４５の接続点の電位がＶ２＝ＶＲＥＦ−Ｖａとなるようにオペアンプ３１１および３１２の増幅動作が行われる。この場合、抵抗Ｒ４４の中点とその端部との間の抵抗（抵抗Ｒ４４の半分の抵抗）では電圧降下Ｖａが発生するが、抵抗Ｒ４３およびＲ４４の各々では、その２倍の電圧降下２Ｖａが発生する。このため、オペアンプ３１１の出力信号の電圧値はＶＲＥＦ＋３Ｖａ、オペアンプ３１２の出力信号の電圧値はＶＲＥＦ−３Ｖａとなる。逆にＶ１＝ＶＲＥＦ−Ｖａ、Ｖ２＝ＶＲＥＦ＋Ｖａとなる場合には、オペアンプ３１１の出力信号の電圧値はＶＲＥＦ−３Ｖａ、オペアンプ３１２の出力信号の電圧値はＶＲＥＦ＋３Ｖａとなる。このようにオペアンプ３１１および３１２は、信号Ｖ１およびＶ２の基準レベルＶＲＥＦに対する変化分Ｖａをゲイン３で増幅して出力する。

そして、オペアンプ３１１の出力信号が例えばＶＲＥＦ＋３Ｖａとなって閾値電圧ＶＲＥＦ＋ΔＶを越える場合、コンパレータ３１３は歪検出信号Ｖ１１をアクティブレベルとする。また、オペアンプ３１２の出力信号が例えばＶＲＥＦ＋３Ｖａとなって閾値電圧ＶＲＥＦ＋ΔＶを越える場合、コンパレータ３１４は歪検出信号Ｖ１２をアクティブレベルとする。なお、歪検出信号Ｖ１１は、前掲図４では、Ｖ１＞ＶＲＥＦ＋ΔＶの期間にアクティブレベル（Ｈレベル）となる信号成分に相当し、歪検出信号Ｖ１２は、Ｖ２＞ＶＲＥＦ＋ΔＶの期間にアクティブレベル（Ｈレベル）となる信号成分に相当する。

次に圧縮特性制御部３３０について説明する。この圧縮特性制御部３３０は、ピークホールド回路３４０と、電圧変換回路３６０と、コンパレータ３７０とにより構成されている。ここで、ピークホールド回路３４０は、Ｄ級増幅器に対する入力信号ＶＩｐおよびＶＩｎのピーク電圧ＶＰを検出して保持する回路である。このピークホールド回路３４０の構成は次の通りである。

差動増幅器３４１は、ソース同士が接続されたＮチャネルトランジスタ３４２、３４３および３４４と、これらのトランジスタの各ソースの共通接続点と接地線との間に介挿された定電流源３４５と、Ｎチャネルトランジスタ３４２および３４３のドレイン同士の接続点と電源＋ＶＢとの間に介挿されたＰチャネルトランジスタ３４６と、Ｎチャネルトランジスタ３４４のドレインと電源＋ＶＢとの間に介挿されたＰチャネルトランジスタ３４７とにより構成されている。ここで、Ｐチャネルトランジスタ３４６および３４７の各ゲートは、Ｐチャネルトランジスタ３４７のドレインとＮチャネルトランジスタ３４４のドレインとの共通接続点に接続されている。

差動増幅器３４１において、Ｎチャネルトランジスタ３４２および３４３の各ゲートにはＤ級増幅器に対する入力信号ＶＩｐおよびＶＩｎが各々与えられ、Ｎチャネルトランジスタ３４４のゲートにはピークホールド用のキャパシタＣ５１の一方の電極が接続されている。そして、キャパシタＣ５１の他方の電極は接地されている。そして、差動増幅器３４１では、入力信号ＶＩｐまたはＶＩｎの少なくとも一方がＮチャネルトランジスタ３４４のゲートに接続されたキャパシタＣ５１の電極の電圧ＶＰよりも高い場合にＮチャネルトランジスタ３４２または３４３がＯＮ、Ｎチャネルトランジスタ３４４がＯＦＦとなり、逆に入力信号ＶＩｐおよびＶＩｎのいずれもが電圧ＶＰよりも低い場合にＮチャネルトランジスタ３４２および３４３がＯＦＦ、Ｎチャネルトランジスタ３４４がＯＮとなる。

Ｐチャネルトランジスタ３４８は、ソースが電源＋ＶＢに接続され、ゲートがＮチャネルトランジスタ３４２および３４３のドレイン同士の共通接続点に接続され、ドレインがＮチャネルトランジスタ３４４のゲートとキャパシタＣ５１との共通接続点に接続されている。そして、ピークホールド回路３４０では、入力信号ＶＩｐまたはＶＩｎがキャパシタＣ５１の電圧ＶＰよりも高く、Ｎチャネルトランジスタ３４２または３４３がＯＮになっているときにＰチャネルトランジスタ３４８がＯＮとなり、キャパシタＣ５１の電圧ＶＰを入力信号ＶＩｐまたはＶＩｎのうち大きい方の電圧値に向けて上昇させるアタック動作が行われる。このアタック動作により、入力信号ＶＩｐまたはＶＩｎのうち大きい方のピーク電圧ＶＰがキャパシタＣ５１に保持されることとなる。

定電流源３４９およびＮチャネルトランジスタ３５０は、Ｎチャネルトランジスタ３４４のゲートおよびキャパシタＣ５１の共通接続点と接地線との間に介挿されている。ここで、Ｎチャネルトランジスタ３５０のゲートには、リリースクロックＰＧｐが与えられる。そして、ピークホールド回路３４０では、上述したアタック動作が行われるのと並行し、リリースクロックＰＧｐがＨレベルになるのに応じてＮチャネルトランジスタ３５０がＯＮとなって定電流源３４９をキャパシタＣ５１に接続し、キャパシタＣ５１の蓄積電荷（正の電荷）を放電し、キャパシタＣ５１のピーク電圧ＶＰを低下させるリリース動作が行われる。図６は、入力信号ＶＩｐおよびＶＩｎとキャパシタＣ５１の電圧ＶＰの各波形を例示する波形図である。この図６に示すように、キャパシタＣ５１のピーク電圧ＶＰは入力信号ＶＩｐ（ＶＩｎ）が立ち上がるのに追従して立ち上がり、入力信号ＶＩｐ（ＶＩｎ）がピークを過ぎて立ち下がる期間は、緩やかに立ち下がる。そして、入力信号ＶＩｎ（ＶＩｐ）が立ち上がり中のピーク電圧ＶＰに到達すると、その後、キャパシタＣ５１のピーク電圧ＶＰは、その入力信号ＶＩｎ（ＶＩｐ）に追従して立ち上がる。キャパシタＣ５１のピーク電圧ＶＰは、このような挙動を繰り返す。その際、入力信号ＶＩｐ（ＶＩｎ）がピークを過ぎた後、緩やかに立ち下がる際の時間勾配は、リリースクロックＰＧｐの周期に依存し、リリースクロックＰＧｐの周期を大きくする程、時間勾配は緩やかになる。リリースクロックＰＧｐは、Ｄ級増幅器の外部から与えられるものであってもよいし、Ｄ級増幅器内部において発生されるものであってもよい。後者の場合、Ｄ級増幅器の外部から与えられる制御信号に応じて、Ｄ級増幅器内で発生するリリースクロックＰＧｐの周波数を制御するようにしてもよい。

次に電圧変換回路３６０について説明する。この電圧変換回路３６０において、オペアンプ３６１は、出力端と逆相入力端とが短絡されており、正相入力端に与えられるピーク電圧ＶＰと同一の電圧を出力するボルテージフォロワを構成している。そして、このオペアンプ３６１の出力端と閾値電圧Ｖｘを発生する電源との間には抵抗Ｒ５１、Ｒ５２およびＲ５３が直列に介挿されている。これらの抵抗Ｒ５１、Ｒ５２およびＲ５３は、ピーク電圧ＶＰと閾値電圧Ｖｘとを内分して分圧を発生する分圧回路を構成している。Ｎチャネルトランジスタ３６２、３６３および３６４は、この分圧回路が出力する複数種類の分圧のうち１つを選択して圧縮特性制御信号Ｖｙとして出力する選択回路を構成している。

さらに詳述すると、Ｎチャネルトランジスタ３６２のソースは抵抗Ｒ５１およびＲ５２の接続点に、Ｎチャネルトランジスタ３６３のソースは抵抗Ｒ５２およびＲ５３の接続点に、Ｎチャネルトランジスタ３６４のソースは閾値電圧Ｖｘを出力する電源に各々接続されている。また、Ｎチャネルトランジスタ３６２、３６３および３６４の各ドレインはコンパレータ３７０の逆相入力端に接続されている。また、Ｎチャネルトランジスタ３６２、３６３および３６４の各ゲートには、選択信号ＳＥＬ１〜ＳＥＬ３が各々与えられる。これらの選択信号ＳＥＬ１〜ＳＥＬ３は、いずれか１つがアクティブレベル、他の２つが非アクティブレベルとなるように切り換え制御が行われる。選択信号ＳＥＬ１〜ＳＥＬ３はＤ級増幅器の外部から供給される信号であり、例えばＤ級増幅器が搭載されるオーディオ機器のホストＣＰＵが図示しない操作部の操作等に基づいて発生する。

Ｎチャネルトランジスタ３６２は、選択信号ＳＥＬ１がアクティブレベルのときにＯＮとなり、抵抗Ｒ５１およびＲ５２の接続点に発生する電圧Ｖｙ１を圧縮特性制御信号Ｖｙとしてコンパレータ３７０の逆相入力端に出力する。この場合の電圧Ｖｙ１は、次式に示すものとなる。
Ｖｙ１＝（（Ｒ５２＋Ｒ５３）・ＶＰ＋Ｒ５１・Ｖｘ）／（Ｒ５１＋Ｒ５２＋Ｒ５３） ……（１）

Ｎチャネルトランジスタ３６３は、選択信号ＳＥＬ２がアクティブレベルのときにＯＮとなり、抵抗Ｒ５２およびＲ５３の接続点に発生する電圧Ｖｙ２を圧縮特性制御信号Ｖｙとしてコンパレータ３７０の逆相入力端に出力する。この場合の電圧Ｖｙ２は、次式に示すものとなる。
Ｖｙ２＝（Ｒ５３・ＶＰ＋（Ｒ５１＋Ｒ５２）・Ｖｘ）／（Ｒ５１＋Ｒ５２＋Ｒ５３） ……（２）
そして、Ｎチャネルトランジスタ３６４は、選択信号ＳＥＬ３がアクティブレベルのときにＯＮとなり、閾値電圧Ｖｘを圧縮特性制御信号Ｖｙとしてコンパレータ３７０の逆相入力端に出力する。
以上が電圧変換回路３６０の構成である。

コンパレータ３７０の正相入力端子には、上述した歪検出部３１０のオペアンプ３１２の出力信号が与えられる。上述した通り、出力デジタル信号ＶＯｐおよびＶＯｎがクリップしていない状態では、このオペアンプ３１２の出力信号の電圧値は、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度（負荷駆動波形）と連動する。コンパレータ３７０は、このオペアンプ３１２の出力信号と逆相入力端に与えられる圧縮特性制御信号Ｖｙとを比較し、オペアンプ３１２の出力信号（すなわち、負荷駆動波形）が圧縮特性制御信号Ｖｙを越えたときにアクティブレベルとなる出力制限指令信号Ｖ２０を出力する。

次に減衰指令発生部３８０について説明する。減衰指令発生部３８０は、ＯＲゲート３８１と、電源＋ＶＢおよび接地線間に直列に介挿された定電流源３８２、スイッチ３８３およびキャパシタＣ６１と、キャパシタＣ６１に並列接続された抵抗Ｒ６１と、コンパレータ３８４および３８５と、ローアクティブＯＲゲート３８６とにより構成されている。スイッチ３８３には、ＯＲゲート３８１を介して歪検出信号Ｖ１１、Ｖ１２または出力制限指令信号Ｖ２０が与えられる。ここで、歪検出信号Ｖ１１、Ｖ１２または出力制限指令信号Ｖ２０のいずれかがアクティブレベルのときには、スイッチ３８３がＯＮとなり、定電流源３８２の出力電流によりキャパシタＣ６１の充電が行われ、キャパシタＣ６１の電圧ＶＣ６１が上昇する。また、抵抗Ｒ６１は、キャパシタＣ６１に充電された電荷を放電させる。従って、歪検出信号Ｖ１１、Ｖ１２または出力制限指令信号Ｖ２０が間欠的にアクティブレベルとなる状況では、電圧ＶＣ６１は、歪検出信号Ｖ１１、Ｖ１２または出力制限指令信号Ｖ２０がアクティブレベルである期間に上昇し、非アクティブレベルである期間に低下する、という脈動を繰り返す。

コンパレータ３８４は、正相入力端に三角波信号ＴＲｐが、逆相入力端にキャパシタＣ６１の電圧ＶＣ６１が与えられ、三角波信号ＴＲｐがキャパシタＣ６１の電圧ＶＣ６１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３８６に出力する。また、コンパレータ３８５は、正相入力端に三角波信号ＴＲｎが、逆相入力端にキャパシタＣ６１の電圧ＶＣ６１が与えられ、三角波信号ＴＲｎがキャパシタＣ６１の電圧ＶＣ６１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３８６に出力する。従って、ローアクティブＯＲゲート３８６は、三角波信号ＴＲｐがキャパシタＣ６１の電圧ＶＣ６１を下回っている期間および三角波信号ＴＲｎがキャパシタＣ６１の電圧ＶＣ６１を下回っている期間の各期間において、Ｈレベルとなる減衰指令パルスＳＷを発生し、この減衰指令パルスＳＷを減衰器１６０に与え、スイッチである減衰器１６０をＯＮにする。

図７（ａ）および（ｂ）は各々減衰指令パルスＳＷが発生しない場合および減衰指令パルスＳＷが発生する場合におけるＤ級増幅器の各部の信号波形を示す図である。上述した通り、誤差積分器１１０は、入力アナログ信号と出力デジタル信号との誤差を積分する。このため、誤差積分器１１０から得られる積分値信号ＶＤｐおよびＶＤｎは、入力アナログ信号ＶＩｐおよびＶＩｎの波形に対して出力デジタル信号に相当するリップルが重畳したような波形となる。

図７（ａ）に示す例では、入力アナログ信号ＶＩｐおよびＶＩｎのレベルが低く、歪検出信号Ｖ１１およびＶ１２はいずれも非アクティブレベルである。また、図示は省略したが、この例では出力制限指令信号Ｖ２０も非アクティブレベルである。この状態では、減衰指令発生部３８０では、キャパシタＣ６１の電圧ＶＣ６１が０Ｖとなるため、減衰指令パルスＳＷは発生されない。このため、減衰器１６０の両端に現れるアナログ信号ＶＩｐ’およびＶＩｎ’の波形は、入力アナログ信号ＶＩｐおよびＶＩｎに対して所定の係数を乗算した相似波形となる。

しかし、例えば入力アナログ信号ＶＩｐおよびＶＩｎのレベルが高くなって、出力デジタル信号ＶＯｐおよびＶＯｎがクリップすると、誤差積分器１１０に対する入力信号Ｖ１およびＶ２が基準レベルＶＲＥＦを中心として高電位側および低電位側に離れ、歪検出信号Ｖ１１およびＶ１２が交互にアクティブレベルとなる。そして、減衰指令発生部３８０では、図７（ｂ）に示すように、キャパシタＣ６１の電圧ＶＣ６１が上昇し、三角波信号ＴＲｐおよびＴＲｎの各ピーク点に同期して減衰指令パルスＳＷが発生される。この結果、減衰器１６０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’は、減衰指令パルスＳＷがＬレベルの期間は、元の入力アナログ信号ＶＩｐおよびＶＩｎに対応した信号値、減衰指令信号ＳＷがＨレベルの期間は０Ｖとなり、図７（ｂ）に示すように、一定時間間隔で間引きを行った波形となる。従って、誤差積分器１１０に対して実質的に入力されるアナログ信号が減衰する。
以上が本実施形態によるＤ級増幅器の構成の詳細である。

次に本実施形態の動作について説明する。図８（ａ）および（ｂ）は本実施形態によるＤ級増幅器のダイナミックレンジ圧縮特性を例示する図である。これらの図において、横軸はＤ級増幅器の入力レベル、より具体的には入力信号ＶＩｐおよびＶＩｎのピーク電圧ＶＰである。また、縦軸はＤ級増幅器の出力レベル、より具体的には出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度あるいはフィルタおよび負荷２００に与えられる負荷駆動波形のピーク電圧である。また、図８（ａ）および（ｂ）において、Ｖｙ１は選択信号ＳＥＬ１がアクティブレベルである場合の圧縮特性制御信号Ｖｙの入力レベルＶＰに対する依存性（前掲式（１）参照）、Ｖｙ２は選択信号ＳＥＬ２がアクティブレベルである場合の圧縮特性制御信号Ｖｙの入力レベルＶＰに対する依存性（前掲式（２）参照）、Ｖｙ３は選択信号ＳＥＬ３がアクティブレベルである場合の圧縮特性制御信号Ｖｙ＝Ｖｘを示す。図示の通り、圧縮特性制御信号Ｖｙ１〜Ｖｙ３の入力レベルＶＰに対する依存性は、いずれも（Ｖｘ、Ｖｘ）点を通過する直線となる。このことは、前掲式（１）および（２）においてＶＰにＶｘを代入した場合のＶｙがＶｘとなることからも明らかである。

図８（ａ）に示す例では、ゲイン調整信号Ｇ１およびＧ２の両方がＬレベルであり、Ｄ級増幅器のゲインはデフォルトゲインＧＡＩＮ０となっている。また、デフォルトゲインＧＡＩＮ０の値は１となっている。このようにＧＡＩＮ０＝１である場合、出力レベルの入力レベルに対する依存性を示す直線は、原点と（Ｖｘ、Ｖｘ）点を通過する直線となる。また、この例では、選択信号ＳＥＬ２がアクティブレベルとなっており、圧縮特性制御信号Ｖｙとして電圧Ｖｙ２がＮチャネルトランジスタ３６３により選択されてコンパレータ３７０の逆相入力端に供給される（図５参照）。

この例において、入力レベルが閾値電圧Ｖｘよりも小さい領域Ｉａでは、デフォルトゲインＧＡＩＮ０での増幅結果である出力レベルは圧縮特性制御信号Ｖｙ２よりも低い。このため、圧縮特性制御部３３０では、出力制限指令信号Ｖ２０は非アクティブレベルを維持する。また、この領域Ｉａでは、入力レベルが十分に低く、出力デジタル信号ＶＯｐおよびＶＯｎのクリップも発生しない。このため、歪検出信号Ｖ１１およびＶ１２も非アクティブレベルを維持する。従って、減衰指令パルスＳＷは出力されず、Ｄ級増幅器のゲインはデフォルトゲインＧＡＩＮ０となる。

入力レベルが閾値電圧Ｖｘよりも大きく、かつ、出力レベルがクリップレベル未満となる領域Ｉｂでは、デフォルトゲインＧＡＩＮ０での増幅結果である出力レベルは圧縮特性制御信号Ｖｙ２の電圧値よりも高くなる。このため、圧縮特性制御部３３０では、Ｄ級増幅器の負荷駆動波形を示すオペアンプ３１２の出力信号が圧縮特性制御信号Ｖｙ２を越える都度、出力制限指令信号Ｖ２０がアクティブレベルとなる。そして、減衰指令発生部３８０では、出力制限指令信号Ｖ２０がアクティブレベルとなることによりキャパシタＣ６１の電圧ＶＣ６１が上昇し、三角波信号ＴＲｐおよびＴＲｎの各ピークに同期した減衰指令パルスＳＷが出力される。この減衰指令パルスＳＷによりスイッチである減衰器１６０がＯＮとされ、誤差積分器１１０に対する入力信号のレベルが減衰される。

ここで、オペアンプ３１２の出力信号が圧縮特性制御信号Ｖｙ２を越えている期間は、出力制限指令信号Ｖ２０が継続的にアクティブレベルとされ、キャパシタＣ６１の電圧ＶＣ６１が上昇して減衰指令パルスＳＷのパルス幅が増加し、誤差積分器１１０に対する入力信号のレベルの減衰量が増加する。さらに詳述すると、オペアンプ３１２の出力信号が圧縮特性制御信号Ｖｙ２を越えている期間は、減衰指令パルスＳＷのパルス幅を大きくして間引き率を大きくし、Ｄ級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度がある上限値以内に収まるように、Ｄ級増幅器全体としての利得が最適値に調整される。この出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度の上限値は、圧縮特性制御信号Ｖｙ２に依存する。

何故ならば、本実施形態によるＤ級増幅器では、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎのレベルに応じて出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が決定される一方、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が圧縮特性制御信号Ｖｙ２に対応した値を越えようとするときに誤差積分器１１０に対する入力信号を間引きする減衰指令パルスＳＷが発生され、積分値信号ＶＤｐおよびＶＤｎのレベルの増加並びにこれに伴うパルス幅変調度の増加が抑えられるからである。このため、領域Ｉｂでは、Ｄ級増幅器の出力レベル（パルス幅変調度）が圧縮特性制御信号Ｖｙ２に対応した出力レベルに維持される。

入力レベルが大きく、出力デジタル信号ＶＯｐおよびＶＯｎがクリップする領域Ｉｃでは、出力デジタル信号ＶＯｐおよびＶＯｎがクリップして負荷駆動波形に一定量の歪が発生する都度、歪検出部３１０からアクティブレベルの歪検出信号Ｖ１１およびＶ１２が出力される。そして、減衰指令発生部３８０では、歪検出信号Ｖ１１またはＶ１２がアクティブレベルとなることによりキャパシタＣ６１の電圧ＶＣ６１が上昇し、三角波信号ＴＲｐおよびＴＲｎの各ピークに同期した減衰指令パルスＳＷが出力される。これによりＤ級増幅器では、負荷駆動波形の歪量を一定に保つようにゲイン制御が行われる。

図８（ｂ）に示す例では、ゲイン調整信号Ｇ１がＨレベル、ゲイン調整信号Ｇ２がＬレベルであり、Ｄ級増幅器のゲインはＧＡＩＮ１（＞１）となっている。また、この例では、図８（ａ）の場合と同様、選択信号ＳＥＬ２がアクティブレベルとなっており、圧縮特性制御信号Ｖｙ２がＮチャネルトランジスタ３６３により選択されてコンパレータ３７０の逆相入力端に供給される（図５参照）。

Ｄ級増幅器のゲインがＧＡＩＮ１＞１である場合、ゲインＧＡＩＮ１における出力レベルの入力レベルに対する依存性を示す直線と、圧縮特性制御信号Ｖｙ２の入力レベルに対する依存性を示す直線は、Ｖｘよりも低い入力レベルにおいて交差する。このため、図８（ａ）に示す場合に比べて、領域Ｉａの範囲が狭くなり、その分だけ領域Ｉｂの範囲が広くなる。他の点については、図８（ａ）に示す例と同様の動作となる。

図示は省略したが、選択信号ＳＥＬ３がアクティブレベルとなる場合には、領域Ｉｃは発生しない。領域Ｉａにおいて、ゲインＧＡＩＮ０、ＧＡＩＮ１またはＧＡＩＮ２のうち選択されたゲインでの増幅が行われる。そして、選択されたゲインでの増幅を行うと、増幅結果である出力レベルが圧縮特性制御信号Ｖｙ３＝Ｖｘを越える領域Ｉｂでは、出力レベルを閾値電圧Ｖｘとするゲイン制御が行われる。すなわち、本実施形態では、選択信号ＳＥＬ３がアクティブレベルとすることによりＤ級増幅器の最大パワーを閾値電圧Ｖｘに対応したパワーに制限するパワーリミットコントロール機能を実現することができる。

以上説明したように、本実施形態によれば、選択されたゲインでの増幅結果が圧縮特性制御信号Ｖｙを越える領域では、Ｄ級増幅器の出力レベルを圧縮特性制御信号Ｖｙに一致させるように、入力レベルに応じて減衰指令パルスＳＷを発生し、誤差積分器に対する入力信号を減衰させる負帰還制御が行われる。従って、本実施形態によれば、外付けのボリューム等を設けることなく、Ｄ級増幅器にダイナミックレンジ圧縮を行わせることができる。また、本実施形態によれば、操作部の操作等によって圧縮特性制御信号Ｖｙの入力レベルに対する依存性を所望の特性とし、所望のダイナミックレンジ圧縮特性を実現することができる。また、本実施形態によれば、圧縮特性制御信号Ｖｙを入力レベルに依存しない一定値とすることにより、パワーリミットコントロール機能を実現することができる。

以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）前掲図５の減衰制御部３００では、上記方法（１）により歪検出信号を発生する歪検出部３１０を設けたが、上記方法（２）により歪検出信号を発生する歪検出部を設けてもよい。図９はそのような歪検出部の一例である歪検出部３１０Ａの構成を示す回路図である。この歪検出部３１０Ａは、コンパレータ３２１および３２２と、ＯＲゲート３２３とにより構成されている。ここで、コンパレータ３２１および３２２は、正相入力端と逆相入力端との間にオフセット電圧２ΔＶを有している。そして、コンパレータ３２１は、正相入力端に電圧Ｖ１が逆相入力端に電圧Ｖ２が与えられており、正相入力端の電圧Ｖ１が逆相入力端の電圧Ｖ２よりもオフセット電圧２ΔＶ以上高いときにＨレベルの信号を出力する。また、コンパレータ３２２は、正相入力端に電圧Ｖ２が逆相入力端に電圧Ｖ１が与えられており、正相入力端の電圧Ｖ２が逆相入力端の電圧Ｖ１よりもオフセット電圧２ΔＶ以上高いときにＨレベルの信号を出力する。そして、ＯＲゲート３２３は、コンパレータ３２１の出力信号またはコンパレータ３２２の出力信号がＨレベルのとき、すなわち、出力デジタル信号ＶＯｐまたはＶＯｎがクリップし、負荷駆動波形に一定量の歪が生じて、｜Ｖ１−Ｖ２｜がオフセット電圧２ΔＶを越えたときに、減衰指令発生部３８０のＯＲゲート３８１に与える歪検出信号Ｖ１０をＨレベル（アクティブレベル）とする。この態様においても、上記実施形態と同様な効果が得られる。

（２）図１０に示すように、誤差積分器１１０とパルス幅変調回路１３０との間に、パルス幅変調回路１３０に供給する積分値信号ＶＤｎおよびＶＤｐを操作部の操作等により指定された上限レベルＵＬおよび下限レベルＬＬにクランプするクランプ回路４００を設けてもよい。この構成によれば、入力信号ＶＩｐおよびＶＩｎの振幅がある限度を越えて大きくなると、積分値信号ＶＤｎおよびＶＤｐがクランプ回路４００によりクランプされる。この場合、出力デジタル信号ＶＯｐおよびＶＯｎがクリップする場合と同様、入力信号ＶＩｐおよびＶＩｎの振幅に見合った帰還信号がＤ級増幅器の出力側から誤差積分器１１０の入力側に帰還されなくなるため、誤差積分器１１０に対する入力信号Ｖ１およびＶ２が基準レベルＶＲＥＦを中心として高電位側および低電位側に離れる。この結果、歪検出信号Ｖ１１およびＶ１２がアクティブレベルとされ、減衰指令パルスＳＷが発生され、誤差積分器１１０に対する入力信号のレベルが減衰される。このような負帰還制御により、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度をクランプ回路４００の上限レベルＵＬおよび下限レベルＬＬに対応した値以内に制限するパワーリミットコントロール機能が実現される。

（３）上記実施形態では、この発明を差動構成の平衡型のＤ級増幅器に適用した例を挙げたが、この発明は差動構成でない非平衡型のＤ級増幅器にも勿論適用可能である。

１１０……誤差積分器、１３０……パルス幅変調回路、１４０……プリドライバ、１５０……出力バッファ、２００……フィルタおよび負荷、３００……減衰制御部、３１０……歪検出部、３３０……圧縮特性制御部、３７０……減衰指令発生部、３４０……ピークホールド回路、３６０……電圧変換回路、３７０……コンパレータ、１６０……減衰器。

Claims (4)

1. 入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する誤差積分器と、
   前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するパルス幅変調回路と、
   前記パルス幅変調回路から出力されるデジタル信号に基づいて負荷を駆動する出力バッファと、
   前記出力バッファの出力信号を前記帰還信号として前記誤差積分器に帰還させる帰還手段と、
   減衰指令に応じて前記誤差積分器に対する入力信号のレベルを減衰させる減衰手段と、
   前記入力信号のピークを検出するピークホールド回路を含み、このピークホールド回路により検出された前記入力信号のピークに指定されたゲインを乗じ、かつ、指定された閾値を加算した圧縮特性制御信号を発生する圧縮特性制御手段と、
   前記出力バッファの出力信号のレベルが前記圧縮特性制御信号のレベルを越えるのに応じて前記減衰指令を出力する減衰指令発生手段と
   を具備することを特徴とするＤ級増幅器。
2. 前記パルス幅変調回路は、周期信号である三角波信号と前記積分値信号との比較することにより前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するものであり、
   前記減衰手段は、前記誤差積分器に対する入力信号の供給／遮断を切り換えるスイッチであり、
   前記減衰指令発生手段は、前記減衰指令として、前記減衰手段に入力信号を遮断させる周期的なパルスであって、前記出力バッファの出力信号のレベルが前記圧縮特性制御信号のレベルを越える期間の長さに依存したパルス幅を持った減衰指令パルスを出力することを特徴とする請求項１に記載のＤ級増幅器。
3. 前記出力バッファの出力信号に一定量の歪が発生するのを検出する歪検出手段を具備し、
   前記減衰指令発生手段は、前記出力バッファの出力信号のレベルが前記圧縮特性制御信号のレベルを越えるのに応じて前記減衰指令を出力する他、前記出力バッファの出力信号に一定量の歪が発生したのを前記歪検出手段が検出するのに応じて前記減衰指令を出力することを特徴とする請求項１または２に記載のＤ級増幅器。
4. 前記圧縮特性制御手段は、与えられた制御信号に基づいて、前記圧縮特性制御信号におけるゲインおよび閾値を切り換える手段を具備することを特徴とする請求項１〜３のいずれか１の請求項に記載のＤ級増幅器。

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