KR100995463B1 - 오프셋 전압 보정 회로 및 ｄ급 증폭기 - Google Patents

Abstract

한 쌍의 차동 트랜지스터로서 기능을 하는 NMOS 트랜지스터와, 한 쌍의 차동 트랜지스터의 출력과 전원 사이에 접속되는 한 쌍의 부하 트랜지스터로서 기능을 하는 PMOS 트랜지스터를 구비한 차동 증폭기용 오프셋 전압 보정 회로가 개시된다. 오프셋 전압 보정 회로는 한 쌍의 부하 트랜지스터 중 임의의 한쪽 소스와 전원 사이에, 차동 증폭기의 오프셋 전압을 보정하는 정전압을 발생시키기 위한 전압 발생기가 설치된다.

차동 트랜지스터, 부하 트랜지스터, NMOS, PMOS, 오프셋 전압 보정 회로

Description

오프셋 전압 보정 회로 및 Ｄ급 증폭기{OFFSET VOLTAGE CORRECTION CIRCUIT AND CLASS D AMPLIFIER}

본 발명은 한 쌍의 차동 트랜지스터를 갖는 차동 증폭기의 오프셋 전압을 보정하기 위한 회로 기술뿐만 아니라, D급 증폭기의 오프셋 전압을 보정하기 위한 회로 기술에 관한 것이다.

일반적으로, 차동 증폭기는 오프셋 전압을 갖는다. 2개의 입력 신호가 같은 전압을 갖는(즉, 2개의 입력 신호 간의 차이가 0인) 경우에도, 출력 신호는 이상적인 값과 다른 값을 나타낸다. 그 이유는, 차동 증폭기를 구성하는 각각의 트랜지스터가 임계 값 등의 변화 때문에 여러 특성 인자가 변하기 때문이다.

종래 기술에서 공지되어 있는, 이와 같은 차동 증폭기의 오프셋 전압을 보정하기 위한 기술로는 차동 증폭기를 구성하는 한 쌍의 차동 트랜지스터 중 하나 내에 전류가 흐르도록 함으로써, 오프셋 전압을 보정하는 오프셋 전압 보정 회로가 있다(JP-A-8-256025 참조).

도 10은 종래 기술의 오프셋 전압 보정 회로를 갖는 차동 증폭기의 회로도이다. 도 10에서, 참조 부호 500 및 501은 한 쌍의 차동 증폭기를 구성하는 NMOS 트 랜지스터를 지시하고, 502 및 503은 차동 증폭기 상의 부하를 구성하는 PMOS 트랜지스터를 지시하고, 504는 차동 증폭기용 바이어스 전류원을 지시하고, 505는 오프셋 전압 보정용 전류원(이하, "오프셋 전압 보정 전류원"으로 지칭됨)을 지시하고, INP와 INN은 차동 증폭기의 입력 단자를 지시하고, OUTP는 차동 증폭기의 출력 단자를 지시한다.

공지되어 있는 차동 증폭기는 NMOS 트랜지스터(500 및 501), PMOS 트랜지스터(502 및 503), 및 바이어싱용 정전류원(504)으로 이루어진다. 오프셋 전압 보정 전류원(505)의 한쪽 끝은 NMOS 트랜지스터(500)의 드레인에 접속되고, 오프셋 전압 보정 전류원(505)의 다른 쪽 끝은 전원 VDD에 접속된다. 오프셋 전압 보정 전류원(505)은 NMOS 트랜지스터(500)의 드레인에 전류가 흐르도록 하는 기능을 한다.

이하, 오프셋 전압을 보정하는 동작 원리를 설명한다. 그 원리에 의해 일어나는 작용 효과의 이해를 쉽게 하기 위해, NMOS 트랜지스터(500 및 501)와 PMOS 트랜지스터(502 및 503)는 오프셋 전압의 원인이 되는 특성 변화를 갖지 않는 것으로 가정한다.

이와 같은 가정적인 조건 하에서, 우선, 단일 DC 바이어스 전압 Vi가 입력 단자 INP 및 INN 모두에 인가되며 오프셋 전압 보정 전류원(505)이 0인 전류 값을 나타내는 정상 상태를 고려한다. 이러한 상태에서, NMOS 트랜지스터(500)를 통해 흐르는 전류를 IA로 선택하고, NMOS 트랜지스터(501)를 통해 흐르는 전류를 IB로 선택하고, 정전류원(504)의 전류 값을 It로 선택하면, IA = IB = It/2를 얻게 된다.

다음으로, 오프셋 전압 보정 전류원(505)의 전류 값이 ios인 경우를 고려한다. 이러한 경우, NMOS 트랜지스터(500)의 상호 컨덕턴스를 gmn으로 선택하면, 전류 ios가 NMOS 트랜지스터(500)를 통해 흐르는 정상 상태 전류에 더해지고, 전류 ios로부터 발생하는 입력 등가 오프셋 전압 vosi(= ViA - ViB)는 수학식 1로 표현된다.

vosi = ios/gmn

수학식 1로부터, 차동 쌍을 구성하는 MOS 트랜지스터 중 하나 내에 전류 ios가 흐르도록 함으로써, 전류의 양에 대응하는 입력 등가 오프셋 전압으로서 전압 vosi를 얻는다는 것을 알 수 있다. 따라서, 차동 증폭기가 이상적이지 않고, 이미 오프셋 전압을 갖고 있는 경우에도, 전류 ios를 조절함으로써 오프셋 전압을 보정할 수 있다.

그러나, 종래 기술의 오프셋 전압 보정 회로에 따르면, 보정 전류를 위해 매우 작은 전류 값을 필요로 하고, 이와 같은 작은 전류를 정확하게 얻는 것은 어렵다. 따라서, 오프셋 전압의 정확한 조절을 실행할 수 없다. 예를 들어, vosi = 50[㎶]인 입력 등가 오프셋 전압을 얻는 경우, gmn = 2[mS]라는 가정 하에, ios = 0.1[㎂]가 되도록 전류가 설정되어야 한다. NMOS 트랜지스터(500 및 501)의 상호 컨덕턴스 gm이 훨씬 더 작아지는 경우에는, 같은 입력 등가 오프셋 전압을 얻기 위해, 보정 전류는 훨씬 더 작은 값으로 설정되어야 한다.

또한, 프로세스 변화와 같은 환경적인 변화 때문에 상호 컨덕턴스가 변하는 경우에는, 입력 등가 오프셋 전압이 상호 컨덕턴스에 대해 큰 민감도를 나타내기 때문에, 수학식 1에 따라 입력 등가 오프셋 전압이 크게 변하는 문제가 일어난다.

또한, 지금까지는, 음악 신호와 같은 아날로그 신호를 펄스 신호로 변환함으로써 전력을 증폭하는 D급 증폭기가 공지되어 있다.

도 11은 종래 기술의 D급 증폭기를 도시한다. 반대 극성을 갖는, 아날로그 입력 신호 AlN(+) 및 AlN(-)는 외부 신호원으로부터 입력 단자 INP 및 INM에 인가된다. 이들 아날로그 입력 신호 AlN(+) 및 AlN(-)는 커패시터 Cin 1 및 Cin 2를 통해 D급 증폭기의 입력 단자 T11 및 T12에 입력된다. D급 증폭기에 입력된 후에, 신호는 입력단 증폭 회로(100)에 입력되어 증폭되고, 그 다음에, 이와 같이 증폭된 신호는 적분 회로(110)에 입력된다. 펄스 폭 변조(PWM) 회로(120)는 적분 회로(110)로부터 출력된 신호를 펄스 폭 변조한다.

출력 버퍼(1300)는 펄스 폭 변조 회로(120)로부터 출력된 신호에 따라 상보적인 펄스 신호 OUTP 및 OUTM을 출력한다. 이들 펄스 신호 OUTP 및 OUTM은 피드백 저항기 R41 및 R42를 통해 적분 회로(110)를 구성하는 차동 증폭기(114)의 입력 측에 피드백을 통해 복귀됨으로써, 펄스 신호의 파형 왜곡이 보정된다. 펄스 신호 OUTP 및 OUTM은 출력 단자 T21 및 T22를 통해 외부에 출력되고, 인덕터 L1, L2 및 커패시터 C로 이루어진 저역 통과 필터를 통해 전달됨으로써, 스피커 SP를 구동하는데 이용되는 아날로그 신호로 된다.

또한, 통상, 회로의 오프셋 전압에 의해 유도되는 팝핑 사운드는 오디오용 증폭기에서 발생한다. 또한, 상술한 D급 증폭기에서도, 차동 연산 증폭기(101 및 114)를 구성하는 트랜지스터는 제조 프로세스 등에서의 변화 때문에 유도되는 오프셋 전압을 갖는다. 어떤 신호도 입력되지 않는 경우에도, 출력 펄스 신호 OUTP의 평균 전압 값과 출력 펄스 신호 OUTM의 평균 전압 값은 서로 다르다. 구체적으로는, 오프셋 전압이 출력된다.

이러한 경우에는, 오프셋 전압이 스피커에 항상 인가되기 때문에, 뮤트나 전원 차단 시에도 팝핑 사운드가 스피커에서 나오게 된다.

도 11에 도시된 D급 증폭기(차동 연산 증폭기(101 및 114)는 종래 기술의 상술한 오프셋 보정 회로를 포함하지 않음)에서는, 출력 버퍼(1300)의 소스 전압이 적분 회로(110)의 소스 전압 및 입력단 증폭 회로(100)의 소스 전압과 다른 경우가 일어날 수 있다. 예를 들어, 전자의 소스 전압이 15V이고 후자의 소스 전압이 3.3V인 경우를 고려한다.

이러한 경우에는, 어떤 신호도 입력되지 않을 때에 출력되는 펄스 신호 OUTP 및 OUTM과 관련하여, 듀티비(duty ratio)가 50%인 직사각형 파형이 상보적으로 출력된다. 출력 버퍼(1300)의 소스 전압이 15V이기 때문에, 출력 펄스 신호 OUTP의 평균 전압과 출력 펄스 신호 OUTM의 평균 전압은 각각 이상적인 조건 하에서 7.5V의 값을 나타내고, 이상적인 조건에서는, 차동 연산 증폭기(101 및 114)에 어떤 오프셋 전압도 존재하지 않고, 적분기(110)의 양의 위상 측 입력 저항의 저항값(R31)과 적분기(110)의 반전 위상 측 입력 저항의 저항값(R32)은 같고, 피드백 저항기의 양의 위상 측 저항값(R41)과 피드백 저항기의 반전 위상 측 저항값(R42)도 서로 같다. 따라서, 스피커 SP의 입력 단자 양단에 인가된 전압 차가 0V이므로, 어떤 사 운드도 나오지 않는다.

신호 SA 및 SB가 소스 전압의 절반인 기준 전압과 일치하도록 양으로 피드백되기 때문에, 소스 전압이 3.3V인 차동 연산 증폭기(101)로부터 출력되는 신호 SA 및 SB의 평균 전압은 각각 1.65V이다. 따라서, 출력 펄스 신호 OUTP 및 OUTM의 평균값과 출력 신호 SA 및 SB의 평균값 간의 전압 차에 대응하는 5.85V가 적분 회로(110)의 입력 저항기 R31 및 피드백 저항기 R41과, 적분 회로(110)의 입력 저항기 R32 및 피드백 저항기 R42에 각각 인가된다. 따라서, 피드백 저항기 R41의 저항값과 입력 저항기 R31의 저항값의 합을 따르는 전류와, 피드백 저항기 R42의 저항값과 입력 저항기 R32의 저항값의 합을 따르는 전류는 출력 버퍼(1300)의 출력으로부터 차동 연산 증폭기(101)의 출력으로 흐른다.

피드백 저항기 R41의 저항값과 피드백 저항기 R42의 저항값 간에 변화로 인한 차이가 존재하는 경우를 고려한다. 차동 연산 증폭기(114)의 2개의 입력에 인가되는 전압은 피드백을 통해 복귀되므로 서로 같다. 입력 저항기 R31 양단에 인가된 전압과 입력 저항기 R32 양단에 인가된 전압이 서로 같아지도록 차동 연산 증폭기(114)가 기능을 하기 때문에, 각각의 저항기에 흐르는 전류는 서로 같아지게 된다.

같은 값을 갖는 전류가 피드백 저항기 R41 및 R42를 통해 각각 흐르기 때문에, 입력 저항기 R31의 값과 입력 저항기 R32의 값이 서로 같은 경우에도, 피드백 저항기 R41의 전압 강하와 피드백 저항기 R42의 전압 강하 간의 차이가 출력 버퍼(1300)의 출력에서 나타난다. 따라서, 피드백 저항기 R41의 저항값과 피드백 저 항기 R42의 저항값 간의 차이를 따르는 오프셋 전압이 출력 펄스 신호 OUTP 및 OUTM에서 나타난다.

차동 연산 증폭기(101)에 의해 발생하는 신호 SA 및 SB 내의 오프셋 전압(전위 차)는 입력 저항기 R31 및 R32, 피드백 저항기 R41 및 R42, 적분기(110), 펄스 폭 변조 회로(120), 및 출력 버퍼(1300)로 이루어진 음의 피드백 증폭기의 증폭 계수(R41/R31)로 곱해지고, 이와 같이 증폭된 전압은 출력 단자 T21 및 T22에서 나타난다. 예를 들어, 저항값 R41에 대한 저항값 R31의 비율이 1:20인 경우, 신호 SA 및 SB에서 발생한 오프셋 전압은 20을 곱한 상태로 출력된다. 피드백 저항기 R41의 저항값과 피드백 저항기 R42의 저항값 간에 차이가 존재하는 경우에는, 증폭 계수가 양의 위상 측에서 반전 위상 측으로 변하므로, 오프셋 전압은 훨씬 더 커지게 된다.

또한, 입력 저항기 R31의 저항값과 입력 저항기 R32의 저항값 간에 차이가 존재하는 경우에도, 오프셋 전압은 상승한다.

구체적으로는, D급 증폭기를 구성하는 음의 피드백 증폭기의 양의 위상 측에서 달성되는 증폭 계수(R41/R31)는 저항값 등의 변화 때문에 음의 피드백 증폭기의 반전 위상 측에서 달성되는 증폭 계수(R42/R32)와 다르고, 그 차이는 출력 오프셋 전압으로서 나타난다. 스피커 SP는 뮤트나 전원 차단 시 팝핑 사운드 방출의 한 원인이 되는 오프셋 전압에 의해 활성화된다.

그러나, 종래 기술의 상술한 오프셋 전압 보정 회로를 이용하여 오프셋 전압을 제거하는 경우에도, 차동 연산 증폭기의 오프셋 전압을 그 자체로 보정할 수 있 지만, D급 증폭기의 피드백 저항값 또는 입력 저항값이 양의 위상 측에서 반전 위상 측으로 변하는 경우 발생하는 오프셋 전압을 보정할 수 없는 문제가 일어난다.

본 발명은 상기와 같은 상황을 고려하여 고안된 것으로서, 환경적인 변화로 인한 오프셋 전압의 보정량의 변동을 억제할 수 있으며 차동 증폭기의 오프셋 전압을 뛰어난 정확도로 보정할 수 있는 오프셋 전압 보정 회로를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 D급 증폭기를 구성하는 저항기의 값 간의 차이로 인한 오프셋 전압을 보정할 수 있는 D급 증폭기를 제공하는 것이다.

상기 문제를 해결하기 위해, 본 발명은 다음과 같은 구성을 제공한다.

(1) 한 쌍의 차동 트랜지스터;

한 쌍의 차동 트랜지스터의 출력과 전원 사이에 각각 접속되는 한 쌍의 부하 트랜지스터;

한 쌍의 부하 트랜지스터 중 한쪽 소스와 전원 간에 정전압을 발생시켜 차동 증폭기의 오프셋 전압을 보정하는 전압 발생기를 구비하는 차동 증폭기용 오프셋 전압 보정 회로.

(2) (1)에 따른 오프셋 전압 보정 회로에 있어서, 전압 발생기는,

전원과 한 쌍의 부하 트랜지스터의 각각의 소스 간에 각각 접속되는 제1 및 제2 저항기; 및

제1 및 제2 저항기에 정전류를 선택적으로 공급하여 정전압에 대응하는 전압 강하를 유도하는 전류원을 구비하는 오프셋 전압 보정 회로.

(3) (1)에 따른 오프셋 전압 보정 회로에 있어서, 차동 증폭기는 완전 연산형(full operational type)인 오프셋 전압 보정 회로.

(4) D급 증폭기로서,

입력 신호를 입력하는 입력 장치;

오프셋 전압 보정 기능을 갖는 차동 연산 증폭기를 포함하며 입력 장치를 통해 입력되는 신호를 적분하는 적분기;

적분기의 적분 결과를 변조하여 적분 결과를 나타내는 펄스 폭을 갖는 펄스 신호를 발생시키는 펄스 폭 변조기;

펄스 신호를 출력하는 출력 장치;

출력 장치로부터 출력되는 신호를 입력 신호와 중첩하며 중첩된 신호를 적분기에 피드백하는 피드백 장치;

어떤 신호도 입력되지 않는 상태로 입력 장치를 설정하는 입력 제어기; 및

피드백 장치로부터의 출력의 전압을 정전압으로 설정하는 출력 제어기를 구비하는 D급 증폭기.

(5) (4)에 따른 D급 증폭기에 있어서, 출력 제어기에 의해 설정된 정전압은 어떤 신호도 입력되지 않으며 차동 증폭기의 오프셋 전압이 보정되는 상태에서 출력 장치로부터 출력되는 전압에 대응하는 D급 증폭기.

(6) (4)에 따른 D급 증폭기에 있어서, 출력 제어기는,

출력 장치의 출력 임피던스를 하이 임피던스 상태로 제어하는 출력 임피던스 제어기;

피드백 장치에 정전압을 인가하는 전압 인가 장치; 및

출력 장치의 출력 단자와 피드백 장치의 한쪽 끝 간의 접속을 개방하며 피드백 장치의 한쪽 끝을 전압 인가 장치에 접속하는 신호 통로 제어기를 포함하는 D급 증폭기.

(7) (4)에 따른 D급 증폭기에 있어서, 입력 제어기는,

입력 장치의 입력 저항기와 차동 연산 증폭기의 입력 간에 접속되는 스위치를 포함하는 D급 증폭기.

(8) (4)에 따른 D급 증폭기에 있어서, 펄스 폭 변조기에 의해 발생되는 펄스 신호는 적분기의 적분 결과에 따라 상보적으로 변하는 듀티비를 갖는 제1 및 제2 펄스 신호에 대응하고, 출력 장치는 제1 및 제2 펄스 신호를 각각 출력하는 D급 증폭기.

(9) (4)에 따른 D급 증폭기에 있어서, 펄스 폭 변조기는 펄스 신호뿐만 아니라 소정의 고정된 레벨을 갖는 고정 신호를 발생시키며, 고정 신호와 펄스 신호를 출력 장치에 공급하는 D급 증폭기.

본 발명에 따르면, 차동 증폭기를 구성하는 부하 트랜지스터의 소스 전압을 저항기와 전류에 의해 제어함으로써, 오프셋 전압 보정 전류 값을 변화시킨다. 따라서, 뛰어난 정확도로 차동 증폭기에 오프셋 전압을 줄 수 있다. 따라서, 뛰어난 정확도로 차동 증폭기의 오프셋 전압을 보정할 수 있는 오프셋 전압 보정 회로를 제공할 수 있다.

본 발명에 따르면, 피드백 통로가 개방되고, 오프셋 전압 보정 전류는 피드백 저항기의 한쪽 끝에 주어진다. 따라서, 입력 저항기의 양의 위상 측과 반전 위상 측 사이 또는 피드백 저항기에서의 저항값의 차이로 인한 오프셋 전압은 차동 연산 증폭기의 출력에서 나타난다. 따라서, 차동 연산 증폭기의 오프셋 전압을 조절함으로써, 차동 연산 증폭기의 오프셋 전압과 D급 증폭기를 구성하는 저항기의 값 간의 차이로 인한 오프셋 전압을 동시에 보정할 수 있는 D급 증폭기를 제공할 수 있다.

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

(제1 실시예)

본 발명의 오프셋 전압 보정 회로는 일반적으로 차동 증폭기에 적용되지만, 본 실시예의 오프셋 전압 보정 회로는 차동 입력 및 차동 출력 증폭기(완전 차동형 증폭기)에 적용된다.

도 1은 본 발명의 오프셋 전압 보정 회로가 설치된 차동 증폭기의 회로도이며, 즉, 오프셋 전압 보정 회로의 원리를 설명하기 위한 도면이다.

도 1에서, 참조 부호 700 및 701은 차동 증폭기의 한 쌍의 차동 트랜지스터를 구성하는 NMOS 트랜지스터를 지시하고, 702 및 703은 차동 증폭기의 한 쌍의 부하 트랜지스터를 구성하는 PMOS 트랜지스터를 지시하고, 704 및 705는 차동 증폭기의 출력단을 구성하는 PMOS 트랜지스터를 지시하고, 706 및 707은 동상(in-phase) 피드백 저항기를 지시하고, 708 및 709는 한 쌍의 차동 동상 피드백 증폭기를 구성하는 NMOS 트랜지스터를 지시하고, 710 및 711은 동상 피드백 증폭기 상의 부하를 구성하는 PMOS 트랜지스터를 지시한다. 참조 부호 720 및 721은 오프셋 전압 보정 전류원(소스 전압 제어 메커니즘)을 지시하고, 722는 차동 증폭기의 바이어스 전류원을 지시하고, 723 및 724는 차동 증폭기의 출력단 상의 바이어스 전류원을 지시하고, 725는 동상 피드백 증폭기의 바이어스 전류원을 지시하고, RosA 및 RosB는 오프셋 전압 보정 저항기(소스 전압 제어 메커니즘)를 지시하고, SWosA 및 SWosB는 오프셋 전압 보정 전류원의 스위치를 지시한다.

오프셋 전압 보정 저항기 RosA는 PMOS 트랜지스터(702)의 소스와 전원 VDD 사이에 접속된다. 오프셋 전압 보정 저항기 RosB는 PMOS 트랜지스터(703)의 소스와 전원 VDD 사이에 접속된다. 구체적으로는, 오프셋 전압 보정 저항기 RosA의 한쪽 끝은 PMOS 트랜지스터(702)의 소스에 접속되고, 오프셋 전압 보정 저항기 RosA의 다른 쪽 끝은 전원 VDD에 접속된다. 또한, 오프셋 전압 보정 저항기 RosB의 한쪽 끝은 PMOS 트랜지스터(703)의 소스에 접속되고, 오프셋 전압 보정 저항기 RosB의 다른 쪽 끝은 전원(VDD)에 접속된다.

스위치 SWosA의 한쪽 끝은 PMOS 트랜지스터(702)의 소스에 접속되고, 스위치 SWosA의 다른 쪽 끝은 오프셋 전압 보정 전류원(720)의 한쪽 끝에 접속된다. 오프셋 전압 보정 전류원(720)의 다른 쪽 끝은 접지(VSS)에 접속된다. 또한, 스위치 SWosB의 한쪽 끝은 PMOS 트랜지스터(703)의 소스에 접속되고, 스위치 SWosB의 다른 쪽 끝은 오프셋 전압 보정 전류원(721)의 한쪽 끝에 접속된다. 오프셋 전압 보정 전류원(721)의 다른 쪽 끝은 접지(VSS)에 접속된다.

본 발명의 오프셋 전압 보정 회로는 오프셋 전압 보정 저항기 RosA 및 RosB, 스위치 SWosA 및 SWosB, 및 오프셋 전압 보정 전류원(720 및 721)을 구비한다. 이들 소자는 한 쌍의 부하 트랜지스터를 구성하는 PMOS 트랜지스터(702 및 703) 중 임의의 한쪽 소스와 전원 VDD 사이에서, 차동 증폭기의 오프셋 전압을 보정하기 위한 정전압을 발생시키는 전압 발생기를 구성한다.

이들 소자 중에서, 스위치 SWosA 및 SWosB와 오프셋 전압 보정 전류원(720 및 721)은 정전압에 대응하는 전압 강하를 일으키는 정전류를 저항기 RosA 및 RosB에 선택적으로 공급하기 위한 전류원을 구성한다. 도 1에 도시된 차동 증폭기는 전압 발생기와 전류원을 제외하고는, 공지되어 있는 완전 차동형 증폭기를 구성한다.

이하, 본 발명의 오프셋 전압 보정 회로에 의해 수행되는 차동 증폭기의 오프셋 전압을 보정하는 동작을 설명한다.

우선, 차동 증폭기를 구성하는 각각의 MOS 트랜지스터의 전기적인 특성이 차동 증폭기의 오프셋 전압을 일으키지 않는 이상적인 상태, 즉, 차동 증폭기의 입력 단자 AlNP 및 AlNN에 인가되는 전압 ViA 및 ViB가 서로 같은(ViA = ViB) 정상 상태를 고려한다. 또한, 차동 증폭기의 바이어스 전류원(722)의 전류 값은 It인 것으로 가정한다.

우선, 스위치 SWosA 및 SWosB가 비활성화되는 경우, 저항기 RosA를 통해 흐르는 전류의 값은 바이어스 전류(122)의 전류 값 It의 절반인 It/2로 된다. 따라 서, 저항기 RosA가 일으키는 전압 강하 VRosA는 수학식 2로 표현된다.

VRosA = RosAㆍIt/2

다음으로, 스위치 SWosA는 상기 상태에서 닫히고, 오프셋 전압 보정 전류원 ipdA로부터 발생하는 전류는 정전류 It/2에 더해지고, 그 합성 전류가 저항기 RosA에 흐른다. 따라서, 저항기 RosA가 일으키는 전압 강하 VRosA'는 수학식 3으로 표현된다.

VRosA' = RosAㆍipdA + RosAㆍIt/2

따라서, 더해진 전류 ipdA 때문에 저항기 RosA가 일으키는 전압 강하에 대응하는 변화 vosA는 수학식 2와 수학식 3 간의 차이를 취함으로써, 수학식 4와 같이 표현된다.

vosA = RosAㆍipdA

따라서, PMOS 트랜지스터(102)의 게이트와 소스 간의 전압은 전압 강하의 변화 vosA에 대응하는 양만큼 감소한다. 따라서, PMOS 트랜지스터(102)를 통해 흐르는 전류의 값이 감소한다. 전류 값의 변화 ios(= IB - IA: 오프셋 전류)는 PMOS 트랜지스터(102)의 상호 컨덕턴스를 gmp로 취함으로써 수학식 5와 같이 표현된다.

ios = vosAㆍgmp

따라서, 수학식 5에 의해 표현되는 전류 값의 변화를 일으키는 NMOS 트랜지스터(700)의 입력 등가 오프셋 전압 vosi(= ViB - ViA)는 NMOS 트랜지스터(700)의 상호 컨덕턴스를 gmn으로 취함으로써 수학식 6과 같이 표현된다.

vosi = ios/gmn

수학식 6을 수학식 5에 대입함으로써, 수학식 7과 같이 수정된다.

vosi = vosAㆍgmp/gmn

따라서, 수학식 7에 의해 표현되는 입력 등가 오프셋 전압 vosi는 그 회로를 이용하여 얻어질 수 있다. 다른 방법으로는, 저항과 전류를 조절함으로써 오프셋 전압에 대한 보정량으로서 입력 등가 오프셋 전압 vosi를 얻을 수 있다.

다음으로, 입력 등가 오프셋 전압 vosi로서 50[㎶]를 필요로 할 때 달성되는 소자 값과 전류 값이 수학식 7에 의해 특별히 결정되는 일 예를 제공한다.

수학식 7에서 "gmp/gmn"이란 용어는 증폭기의 설계에 따라 다르고, 일반적으로 1 근방의 값을 나타낸다. 따라서, gmp/gmn = 1이 달성되면, 수학식 7에 의해 vosA = vosiㆍgmn/gmp = 50[㎶]가 얻어진다. 수학식 4에 따라 vosA = ipdAㆍRosA가 달성되기 때문에, 예를 들어, ipdA = 1[㎂]이면, RosA = 50μ/1μ = 50[Ω]이 된다.

이는, 차동 증폭기가 50[㎶]의 입력 등가 오프셋 전압을 나타내는 경우, 오프셋 전압 보정 회로가 저항기 RosA 및 전류 ipdA에 의해 오프셋 전압을 보정할 수 있으므로, 오프셋 전압을 등가로 제거할 수 있음을 의미한다. 또한, 저항기 RosA 또는 전류 ipdA가 변하는 한, 오프셋 전압에 대한 보정량(즉, 입력 등가 오프셋 전압의 크기)이 자유로이 변할 수 있다.

상술한 설명은 오프셋 전압 보정 전류가 저항기 RosA에서 상승하게 되는 예를 언급하였지만, 스위치 SWosA를 비활성화하며 스위치 SWosB를 활성화함으로써 저항기 RosB에서 오프셋 전압 보정 전류가 상승하는 한, 반대 극성인 입력 등가 오프셋 전압이 얻어진다.

본 발명에서, 오프셋 전압 보정 전류원 ipdA 및 저항기 RosA(소스 전압 제어 메커니즘)는 PMOS 트랜지스터(702)의 소스 전압을 제어함으로써, 종래 기술의 수학식 1에 의해 표현되는 오프셋 전류 ios가 얻어진다. PMOS 트랜지스터(702)의 게이트-소스 전압은 저항기 RosA 및 전류 ipdA에 의해 결정되는 전압 vosA에 의해 제어되므로, 오프셋 전류 ios는 수학식 5에 의해 표현되는 ios = vosAㆍgmp에 의해 결정된다.

특히, 입력 등가 오프셋 전압 vosi는 수학식 7에 의해 표현되는 vosi = vosAㆍgmp/gmn에 의해 결정된다. 따라서, 오프셋 전류 ios가 종래 기술에서와 같은 전류원으로부터 직접 주어지는 경우에 비해, 낮은 민감도를 나타내도록 입력 등가 오프셋 전압을 제어할 수 있다.

요약하면, 정량적으로 고려하는 경우, 입력 등가 오프셋 전압은 (gmn = 2[mS]인 경우) 종래 기술에서 수학식 1에 따라 vosi = 500 ios로서 표현된다. 한편, 본 발명에 따르면, vosi = 50 ipd는 (gmp/gmn = 1 및 RosA = 50[Ω]인 경우) 수학식 7에 따라 달성된다. 특히, 오프셋 전압 보정 전류에 대한 본 발명의 입력 등가 오프셋 전압의 민감도는 종래 기술에서 달성되는 민감도의 10분의 1이다. 또한, 본 발명에서 Ros = 5[Ω]가 달성되는 경우, vosi = 5 ipd가 얻어지므로, 100분의 1의 민감도가 달성된다.

오프셋 전압 보정 전류 값을 결정하는 일 예가 개시된다. 상술한 바와 같이, 본 발명의 오프셋 전압 보정 회로에서, 50[㎶]의 입력 등가 오프셋 전압을 달성하는데 필요한 오프셋 전압 보정 전류는 저항 RosA = 50[Ω]의 경우 ipdA = 1[㎂]이다. 종래 기술의 경우와 비교하여, 높은 정확도로 오프셋 전압 보정 전류를 달성할 수 있다. 또한, 저항 RosA = 5[Ω]이면, 필요한 전류는 ipdA = 10[㎂]이고, 높은 정확도로 달성된다. 즉, 설계자는 vosA = 50[㎶]가 달성되도록 하는 오프셋 전압 보정 전류 ipdA와 저항기 RosA의 조합을 자유로이 결정할 수 있다. 따라서, 오프셋 전압 보정 전류를 자유로이 설정할 수 있다.

본 발명에서는, 종래 기술에서 채용되는 것보다 크기가 큰 오프셋 전압 보정 전류를 이용하여 같은 크기의 입력 등가 오프셋 전압을 얻을 수 있다. 이와 같은 큰 전류 값은 작은 전류가 얻어지는 경우와 비교하여 높은 정확도로 얻어질 수 있다. 따라서, 오프셋 전압(즉, 입력 등가 오프셋 전압)에 대한 보정량을 높은 정확도로 제어할 수 있다.

또한, 본 발명에서는, 종래 기술에서 채용되는 것보다 큰 오프셋 전압 보정 전류를 이용하여 작은 입력 등가 오프셋 전압을 얻을 수도 있으므로, 차동 증폭기의 오프셋 전압에 대한 보정량을 높은 정확도로 설정할 수 있다.

또한, 본 발명의 오프셋 전압 보정 회로는 입력 등가 오프셋 전압의 프로세스 변화에 대한 낮은 민감도를 나타낸다. 따라서, 특성 변화가 억제되고, 특성이 프로세스 변화에 대하여 안정된다. 그 이유는 다음과 같다. 프로세스 변화가 일어나면, NMOS 트랜지스터의 상호 컨덕턴스 gm과 PMOS 트랜지스터의 상호 컨덕턴스 gm은 같은 방법으로 변하는 경향이 있다. 따라서, 수학식 7로부터 알 수 있는 바와 같이, NMOS 트랜지스터의 상호 컨덕턴스 gm에 대한 PMOS 트랜지스터의 상호 컨덕턴스 gm의 비율인 gmp/gmn은 사실상 일정하고, 변화는 서로 상쇄된다. 예를 들어, 게이트 산화막의 커패시턴스 Cox에서 변화가 일어나면, PMOS 트랜지스터의 그리드-애노드 컨덕턴스 gm과 NMOS 트랜지스터의 그리드-애노드 컨덕턴스 gm은 같은 방향으로 일정한 비율로 변하는 것으로 생각된다. 따라서, 수학식 7에서 gmp/gmn의 값은 그다지 변하지 않기 때문에, 오프셋 전압의 보정량에 대응하는 입력 등가 오프셋 전압 vosi는 그다지 변하지 않고, 입력 등가 오프셋 전압의 변화가 억제된다. 또한, 본 발명의 오프셋 전압 보정 회로에 따르면, 오프셋 전압에 대한 보정량은 환경적인 변화에 덜 민감하게 되고, 차동 증폭기의 오프셋 전압은 높은 정확도로 보정될 수 있다.

다음으로, 상술한 원리에 기초한 오프셋 전압 보정 회로가 설치된 본 발명의 차동 증폭기를 설명한다.

도 2는 본 실시예의 차동 증폭기의 회로도이다.

도 2에서, 참조 부호 SWCTR 1 및 SWCTR 2는 스위치를 지시하고, 참조 부호 801 내지 804는 전류원 변경 스위치를 지시하고, 805 내지 808은 전류원을 지시하 고, 809는 제어 회로를 지시한다. 그 이외의 차동 증폭기 회로는 도 1을 참조하여 설명된 것과 같으므로, 그 설명을 생략한다. 차동 증폭기(800)는 도 2에 도시된 구성 요소로부터 형성된다.

스위치 SWCTR 1의 한쪽 끝은 저항기 RosA와 PMOS 트랜지스터(702)의 소스 사이의 노드에 접속되고, 스위치 SWCTR 1의 다른 쪽 끝은 스위치 SWCTR 2의 한쪽 끝뿐만 아니라 전류원 변경 스위치(801 내지 804) 각각의 한쪽 끝에도 접속된다. 스위치 SWCTR 2의 다른 쪽 끝은 저항기 RosB와 PMOS 트랜지스터(703)의 소스 사이의 노드에 접속된다.

전류원 변경 스위치(801 내지 804)의 다른 쪽 끝은 각각 전류원(805 내지 808)의 끝에 접속된다. 또한, 전류원(805 내지 808) 각각의 다른 쪽 끝은 접지된다.

또한, 제어 회로(809)는 전류원 변경 스위치(801 내지 804)에 접속된다. 예시적인 회로에서, 전류원 변경 스위치(801 내지 804)는 4비트 2진 코드에 의해 활성 상태와 비활성 상태 사이에서 제어된다. 2진 코드의 MSB는 전류원 변경 스위치(801)를 제어하고, 2진 코드의 LSB는 전류원 변경 스위치(804)를 제어한다. MSB와 LSB 사이에 위치한 비트는 전류원 변경 스위치(802 및 803)를 순차적으로 제어한다.

다음으로, 오프셋 전압 값이 변하는 오프셋 전압 보정 회로가 설치된 본 실시예의 차동 증폭 회로의 동작을 설명한다.

이 회로는 제어 회로(809)로부터 출력되는 4비트 2진 코드의 각각의 비트에 따라 전류원 변경 스위치(801 내지 804)를 스위칭함으로써 저항기 RosA 및 RosB를 통해 흐르는 전류를 변화시킴으로써, 최적의 입력 등가 오프셋 전압 값을 설정한다.

예를 들어, 제어 회로(809)로부터 출력되는 2진 코드가 0000인 경우에는, 전류원 변경 스위치(801 내지 804) 모두가 비활성화된다. 2진 코드가 1001인 경우에는, 스위치(801)가 활성화되며, 스위치(802 및 803)가 비활성화되고, 스위치(804)가 활성화된다. 4비트 2진 코드의 이용은 단지 일 예일 뿐이고, 이러한 예에 본 발명이 한정되지 않는다.

전류원(805 내지 808)에서는, 전류 값이 가중된다. 본 예에서, 전류원(808)은 전류 값 ipd가 할당되며, 전류원(807)은 전류 값 2 ipd가 할당되고, 전류원(806)은 전류 값 4 ipd가 할당되고, 전류원(805)은 전류 값 8 ipd가 할당된다. 이와 같은 전류 값을 채택함으로써, 전류 값 ipd를 최소 단위로 취하면서, 4비트 2진 코드를 순차적으로 스위칭함으로써 최소값 0 내지 최대값 15의 범위 내의 임의의 전류 값으로 전류 값을 설정할 수 있다.

스위치 SWCTR 1이 활성화되며 스위치 SWCTR 2가 비활성화되는 경우, 전류는 저항기 RosA 내에 흐른다. 한편, 스위치 SWCTR 1이 비활성화되며 스위치 SWCTR 2가 활성화되는 경우, 전류는 저항기 RosB 내에 흐른다. 따라서, 서로 다른 극성의 오프셋 전압을 더할 수 있다.

제어 회로(809)는 전류원 변경 스위치(801 내지 804)의 활성화 및 비활성화를 제어한다. 제어 방법은 나중에 상세히 설명될 것이다.

도 3은 오프셋 전압을 보정할 수 있는 음의 피드백 증폭기의 회로도이다.

오프셋 전압을 보정할 수 있는 이러한 음의 피드백 증폭기는 도 2에 도시된 차동 증폭기(800)로부터 형성된다.

도 3에서, 참조 부호 800은 차동 증폭기를 지시하고, 900은 비교기를 지시하고, R1 내지 R4는 저항기를 지시하고, SW1 내지 SW6은 스위치를 지시하고, AlNP 및 AlNN은 음의 피드백 증폭기의 입력 단자를 지시하고, AOUTP 및 AOUTN은 음의 피드백 증폭기의 출력 단자를 지시하고, Comp는 비교기의 출력 단자를 지시하고, VREF는 기준 전압을 지시한다.

차동 증폭기(800)의 한쪽 비반전 입력 단자는 스위치 SW3 및 SW5 각각의 한쪽 끝에 접속되고, 차동 증폭기(800)의 반전 입력 단자는 스위치 SW4 및 SW6 각각의 한쪽 끝에 접속된다. 스위치 SW5 및 SW6 각각의 다른 쪽 끝은 기준 전압 VREF에 접속된다. 스위치 SW3의 다른 쪽 끝은 스위치 SW1의 한쪽 끝뿐만 아니라 저항기 R3를 통해 출력 단자 OUTN에도 접속된다.

스위치 SW1의 다른 쪽 끝은 저항기 R1을 통해 입력 단자 INP에 접속된다. 스위치 SW4의 다른 쪽 끝은 스위치 SW2의 한쪽 끝뿐만 아니라 저항기 R4를 통해 출력 단자 OUTP에도 접속된다. 또한, 스위치 SW2의 다른 쪽 끝은 저항기 R2를 통해 입력 단자 INN에 접속된다.

차동 증폭기(800)의 한쪽 출력 단자는 출력 단자 OUTP뿐만 아니라 비교기(900)의 한쪽 입력 단자에도 접속된다. 차동 증폭기(800)의 다른 쪽 출력 단자는 출력 단자 OUTN뿐만 아니라 비교기(900)의 다른 쪽 입력 단자에도 접속된다.

다음으로, 오프셋 전압을 보정할 수 있는 이러한 음의 피드백 증폭기의 동작을 설명한다.

우선, 증폭기가 음의 피드백 증폭기로서 동작하는 정상 상태에서는, 스위치 SW1 내지 SW4가 활성화되며 스위치 SW5 및 SW6이 비활성화되는 동안, 증폭기가 이용된다. 이 경우, 증폭기는 공지되어 있는 음의 피드백 증폭기로서 동작한다.

한편, 오프셋 전압의 보정 시에는, 스위치 SW1 내지 SW4가 활성화되며 스위치 SW5 및 SW6이 활성화되는 동안 증폭기가 이용된다. 이 경우, 단일 전압 VREF가 차동 증폭기(800)의 2개의 입력 단자에 인가되기 때문에, 차동 증폭기(800)에 존재하는 오프셋 전압을 따르는 전압이 차동 증폭기(800)의 2개의 출력 단자로부터 출력된다. 특히, 오프셋 전압의 극성에 따라, 하나의 크기가 다른 하나의 크기보다 작도록 2개의 출력 신호가 결정된다. 비교기(900)는 이들 2개의 출력 신호를 서로 비교하고, 비교기의 출력 단자 Comp로부터 비교 결과를 출력한다.

다음으로, 상술한 오프셋 전압을 보정할 수 있는 음의 피드백 증폭기 회로를 이용하여 오프셋 전압을 보정하는 방법을 설명한다.

도 4는 오프셋 전압 보정 방법을 도시한 흐름도이다.

스위치 SW1 내지 SW6은 도 3에 도시된 상태로 설정된다.

우선, 제어 회로(809)는 스위치 SWCTR 1을 활성화하고, 스위치 SWCTR 2를 비활성화한다(단계 S51).

다음으로, 제어 회로(809)는 전류원 변경 스위치(801 내지 804) 모두를 활성화한다(단계 S52). 특히, 도 2에 도시된 예에서, 2진 코드는 1111로 설정된다. 그 다음에, 제어 회로(809)는 2진 코드를 이용하여 하나의 전류원 변경 스위치를 비활성화한다(단계 S53). 예를 들어, 2진 코드가 1111인 경우, 1110으로 설정하면, 단지 전류원 변경 스위치(804)만이 비활성화된다.

다음으로, 제어 회로(809)는 비교기(900)로부터 출력되는 신호 Comp의 레벨이 반전되었는지 여부를 결정한다(단계 S54). 출력 신호 Comp의 레벨 반전은 오프셋 전압의 극성이 반전된 것을 나타낸다. 따라서, 반전을 위한 조건은 오프셋 전압을 보정하기 위한 적당한 조건으로서 기능을 한다.

출력 신호 Comp의 레벨이 반전된 경우(단계 S54에서 예), 제어 회로(809)는 레지스터 내에 2진 코드를 기억하고(단계 S60), 처리가 종료한다. 출력 신호 Comp가 반전되지 않은 경우(단계 S54에서 아니오), 처리는 단계 S55로 진행한다.

그 다음에, 제어 회로(809)는 전류원 변경 스위치 모두가 비활성화되었는지 여부를 결정한다(단계 S55). 전류원 변경 스위치 모두가 비활성화되는 경우(예), 처리는 단계 S56으로 진행한다. 전류원 변경 스위치 모두가 비활성화되지는 않은 경우(아니오), 처리는 단계 S53으로 복귀한다.

다음으로, 제어 회로(809)는 스위치 SWCTR 1을 비활성화하고, 스위치 SWCTR 2를 활성화함으로써(단계 S56), 반대 극성의 오프셋 전압을 더할 수 있다.

제어 회로(809)는 2진 코드를 이용하여 한번 전류원 변경 스위치를 활성화한다(단계 S57). 예를 들어, 도 2에 도시된 4비트 구성의 경우, 2진 코드가 0000인 경우, 0001로 설정하면, 단지 전류원 변경 스위치(804)만이 활성화된다.

제어 회로(809)는 비교기(900)로부터 출력된 신호 Comp의 레벨이 반전되었는 지 여부를 결정한다(단계 S58). 출력 신호 Comp의 레벨이 반전된 경우(단계 S58에서 예), 제어 회로(809)는 레지스터에 2진 코드를 기억하고(단계 S60), 처리가 종료한다. 출력 신호 Comp의 레벨이 반전되지 않은 경우(단계 S58에서 아니오), 처리는 단계 S59로 진행한다.

제어 회로(809)는 전류원 변경 스위치 모두가 활성화되었는지 여부를 결정한다(단계 S59). 전류원 변경 스위치 모두가 활성화된 경우(예), 제어 회로(809)는 레지스터 내에 2진 코드를 기억하고(단계 S60), 처리가 종료한다. 전류원 변경 스위치 모두가 활성화되지는 않은 경우(아니오), 처리는 단계 S57로 복귀한다.

상술한 바와 같이, 본 발명의 오프셋 전압 보정 회로에 따르면, 각각의 제품마다 최적으로 오프셋 전압을 보정할 수 있다.

상기에서 본 발명의 실시예를 상세히 설명하였지만, 특정 구성은 본 실시예에 한정되지 않는다. 또한, 본 발명의 요지 범위 내에 있는 설계 변경 등도 본 발명에 포함된다.

상기 실시예는, 입력으로서 NMOS 트랜지스터를 이용하며 부하로서 PMOS 트랜지스터를 이용하는 차동 입력 차동 출력 증폭기에 본 발명의 오프셋 전압 보정 회로를 적용하는 경우를 설명하였다. 그러나, 본 실시예의 오프셋 전압 보정 회로는 입력으로서 PMOS 트랜지스터를 이용하며 부하로서 NMOS 트랜지스터를 이용하는 차동 입력 차동 출력 증폭기에 적용될 수도 있다.

또한, 본 실시예의 오프셋 전압 보정 회로는 차동 입력 차동 출력 증폭기에 적용될 수도 있다.

또한, 본 실시예의 오프셋 전압 보정 회로는 예를 들어, 캐스케이드 증폭기, 폴디드(folded) 캐스케이드 증폭기 등과 같은 차동 증폭기의 회로 포맷에 관계없이 여러 차동 증폭기에 적용될 수도 있다.

또한, 차동 증폭기 각각의 바이어스 소스 전류와 한 쌍의 차동 증폭기를 구성하는 트랜지스터 각각의 소스 사이에 오프셋 전압 보정 저항기가 삽입되는 경우에도 같은 이점이 얻어진다.

또한, 오프셋 전압 보정 저항기 내에 전류가 흐르도록 함으로써 전압 강하가 일어나는 경우에도 같은 이점을 얻을 수도 있다.

이상, 본 발명의 제1 실시예를 상세히 설명하였다. 그러나, 특정 구성은 본 실시예에 한정되지 않는다. 또한, 본 발명의 요지의 범위 내에 있는 설계 변경 등도 포함된다.

상기 실시예는, 입력으로서 NMOS 트랜지스터를 가지며 부하로서 PMOS 트랜지스터를 갖는 차동 입력 차동 출력 증폭기에 본 실시예의 오프셋 전압 보정 회로를 적용하는 예를 설명하였다. 그러나, 본 실시예의 오프셋 전압 보정 회로는 입력으로서 PMOS 트랜지스터를 이용하며 부하로서 NMOS 트랜지스터를 이용하는 차동 입력 차동 출력 증폭기에 적용될 수도 있다.

본 실시예의 오프셋 전압 보정 회로는 차동 입력 차동 출력 증폭기에 적용될 수도 있다.

(제2 실시예)

도 5는 본 발명의 제2 실시예의 예시적인 D급 증폭기를 도시한다. 도 5에 도시된 D급 증폭기는 외부 신호원 SIG로부터의 아날로그 입력 신호 AlN의 펄스 폭을 변조함으로써, 아날로그 입력 신호 AlN의 레벨에 따라 듀티비가 상보적으로 변하는 펄스 신호 OUTP 및 OUTM을 발생시켜 출력하도록 구성된다. 도 11에 도시된 종래 기술의 D급 증폭기의 구성과 달리, 본 실시예의 D급 증폭기는 오프셋 전압 보정 회로를 더 구비하도록 구성된다.

특히, 도 5에 도시된 본 실시예의 D급 증폭기는 입력 단자 T11 및 T12; 피드백 저항기 R41 및 R42; 입력단 증폭기(100); 적분 회로(110); 펄스 폭 변조 회로(120; 펄스 폭 변조기); 드라이브 회로(130); 비교기(140); 제어 회로(141); 오프셋 전압 보정 DC 전압원(160); 스위치 SWOUT 1 및 SWOUT 2; 및 출력 단자 T21 및 T22를 구비한다. 극성이 서로 반대인 아날로그 입력 신호 AlN(+) 및 AlN(-)는 커패시터 Cin 1 및 Cin 2를 통해 신호원 SIG로부터 입력 단자 T11 및 T12에 입력된다.

입력단 증폭기(100; 입력 장치)는 차동 연산 증폭기(101); 입력 저항기 R11 및 R12; 피드백 저항기 R21 및 R22; 및 스위치 SWOS 1 및 SWOS 2(입력 제어기)를 구비한다. 스위치 SWOS 1의 한쪽 끝은 차동 연산 증폭기(101)의 반전 입력에 접속되고, 스위치 SWOS 1의 다른 쪽 끝은 입력 저항기 R11의 한쪽 끝에 접속된다. 입력 저항기 R11의 다른 쪽 끝은 입력 단자 T11에 접속된다. 스위치 SWOS 2의 한쪽 끝은 차동 연산 증폭기(101)의 비반전 입력에 접속되고, 스위치 SWOS 2의 다른 쪽 끝은 입력 저항기 R12의 한쪽 끝에 접속된다. 입력 저항기 R12의 다른 쪽 끝은 입력 단자 T12에 접속된다. 또한, 피드백 저항기 R21은 차동 연산 증폭기(101)의 반 전 입력과 비반전 출력 사이에 삽입되고, 피드백 저항기 R22는 차동 연산 증폭기(101)의 비반전 입력과 반전 출력 사이에 삽입된다.

적분 회로(110; 적분기)는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800), 커패시터(112 및 113), 및 입력 저항기 R31 및 R32를 구비한다. 입력 저항기 R31은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 반전 입력과 차동 연산 증폭기(101)의 비반전 출력 사이에 삽입된다. 입력 저항기 R32는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 비반전 입력과 차동 연산 증폭기(101)의 반전 출력 사이에 삽입된다. 커패시터(112)는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 반전 입력과 비반전 출력 사이에 삽입된다. 커패시터(113)는 차동 연산 증폭기(800)의 비반전 입력과 반전 출력 사이에 삽입된다.

차동 연산 증폭기(800)는 오프셋 전압을 보정할 수 있는 본 발명의 제1 실시예의 차동 연산 증폭기이며, 조건을 설정하여 보정량을 변화시킬 수 있다.

펄스 폭 변조 회로(120; 변조기)의 한쪽 입력은 차동 연산 증폭기(800)의 비반전 출력에 접속되고, 펄스 폭 변조 회로(120)의 다른 쪽 입력은 상술한 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 반전 출력에 접속된다.

드라이브 회로(130; 출력 장치)는 출력 버퍼(131 및 132)를 구비한다. 출력 버퍼(131)의 입력은 펄스 폭 변조 회로(120)의 한쪽 출력에 접속되고, 이 출력 버퍼(131)의 출력은 스위치 SWOUT 1(신호 통로 제어기)의 단자 B1뿐만 아니라 출력 단자 T21에도 접속된다. 스위치 SWOUT 1의 입력 단자는 피드백 저항기 R41(피드백 장치)을 통해 차동 연산 증폭기(800)의 반전 입력에 접속된다. 출력 버퍼(132)의 입력은 펄스 폭 변조 회로(120)의 다른 쪽 출력에 접속되고, 이 출력 버퍼(132)의 출력은 스위치 SWOUT 2(신호 통로 제어기)의 단자 B2뿐만 아니라 출력 단자 T22에도 접속된다. 스위치 SWOUT 2의 입력 단자는 피드백 저항기 R42(피드백 장치)를 통해 차동 연산 증폭기(800)의 비반전 입력에 접속된다.

출력 버퍼(131 및 132)는 오프셋 전압의 보정 동안에 출력 임피던스가 하이 레벨로 변하는 것을 가능케 하는 출력 임피던스 제어기를 갖는다.

스위치 SWOUT 1 및 SWOUT 2의 단자 A1 및 A2는 오프셋 전압 보정 DC 전압원(160; 전압 인가 장치)의 한쪽 끝에 공통으로 접속된다. 오프셋 전압 보정 DC 전압원(160)의 다른 쪽 끝은 접지된다.

비교기(140)의 2개의 입력 단자는 각각 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 2개의 출력 단자에 접속된다. 비교기(140)의 출력 단자는 제어 회로(141)의 입력 단자에 접속되고, 제어 회로(141)의 출력 단자는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 제어 단자에 접속된다.

오프셋 전압 보정 회로는 상술한 구성 요소인, 스위치 SWOS 1, SWOS 2, SWOUT 1, SWOUT 2, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800), 오프셋 전압 보정 DC 전압원(160), 비교기(140), 제어 회로(141), 및 출력 버퍼(131 및 132)에 제공되는 출력 임피던스 제어기로 형성된다. 비교기(140)는 제1 실시예의 비교기(900)와 같은 방식으로 동작하고, 제어 회로(141)는 제1 실시예의 제어 회로(809)와 같은 방식으로 기능을 한다.

인덕터 L1의 한쪽 끝은 한쪽 출력 단자 T21에 접속되고, 인덕터 L1의 다른 쪽 끝은 스피커 SP의 한쪽 입력 단자에 접속된다. 다른 쪽 출력 단자 T22는 인덕터 L2의 한쪽 끝에 접속되고, 인덕터 L2의 다른 쪽 끝은 스피커 SP의 다른 쪽 입력 단자에 접속된다. 커패시터 C는 인덕터 L1의 다른 쪽 끝과 인덕터 L2의 다른 쪽 끝 사이에 삽입된다. 인덕터 L1, L2 및 커패시터 C는 D급 증폭기로부터 출력된 신호로부터 펄스 폭 변조로 인한 반송파 주파수 성분을 제거하기 위한 저역 통과 필터를 구성한다.

본 실시예에서, 출력 버퍼(131 및 132)의 소스 전압은 15V인 것으로 가정하고, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(101) 및 차동 연산 증폭기(800)의 소스 전압은 3.3V인 것으로 가정한다.

본 실시예의 D급 증폭기의 동작을 증폭 동작, 오프셋 전압을 발생시키기 위한 동작, 및 오프셋 전압을 보정하기 위한 동작으로 나누어 설명한다.

(1) 증폭 동작

이하, 도 6의 (a) 내지 도 6의 (c)에 도시된 파형도를 참조하여, 증폭 동작(전력 증폭 동작)을 우선 설명한다.

아날로그 입력 신호 AlN(+)는 신호원 SIG로부터 도 5에 도시된 입력 단자 T11에 인가되고, 아날로그 입력 신호 AlN(+)와 극성이 반대인 아날로그 입력 신호 AlN(-)는 다른 쪽 입력 단자 T12에 인가된다. 이들 아날로그 입력 신호 AlN(+) 및 AlN(-)는 커패시터 Cin 1 및 Cin 2를 통해 입력단 차동 증폭기(100)에 입력된다.

증폭 동작 동안에, 스위치 SWOS 1 및 SWOS 2는 닫히고, 스위치 SWOUT 1 및 SWOUT 2는 단자 B1 및 B2에 접속되어 피드백 통로를 형성한다.

입력단 차동 증폭 회로(100)는 아날로그 입력 신호 AlN(+)와 아날로그 입력 신호 AlN(-) 간의 차이를 증폭하고, 비반전 출력으로부터 증폭된 신호(SA; 비반전 출력으로부터 출력된 신호)의 양의 위상 신호를 출력하고, 반전 출력으로부터 증폭된 신호(반전 출력으로부터 출력된 신호)와 반대 위상인 신호 SB를 출력한다. 양의 위상 신호 SA 및 반대 위상 신호 SB는 적분 회로(110)에 입력된다.

적분 회로(110)는 입력단 증폭 회로(100)에 의해 증폭된 신호 SA와 SB 간의 차이를 적분하고, 비반전 출력으로부터의 차이(비반전 출력으로부터 출력된 신호)를 갖는 양의 위상 신호 SC를 출력하고, 반전 출력으로부터의 차이(반전 출력으로부터 출력된 신호)를 갖는 반대 위상 신호 SD를 출력한다. 양의 위상 신호 SC와 반대 위상 신호 SD는 펄스 폭 변조 회로(120)에 입력된다.

펄스 폭 변조 회로(120)는 적분 회로(110)로부터 출력된 양의 위상 신호 SC 및 반대 위상 신호 SD를 도시되지 않은 삼각파형 발생 회로로부터 출력된 삼각파형 신호와 비교함으로써, 펄스 폭 변조된 펄스 신호 P 및 M을 출력한다. 이들 펄스 신호 P 및 M은 펄스 폭에 적분 결과가 나타나도록 발생한다. 또한, 펄스 신호 P 및 M은 출력 단자 T21 및 T22를 통해 출력 펄스 신호 OUTP 및 OUTM으로서 드라이브 회로(130)로부터 출력된다. 이들 출력 펄스 신호 OUTP 및 OUTM은 피드백 저항기 R41 및 R42를 통해 적분 회로(110)에서 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)에 피드백을 통해 복귀되고, 적분 회로에 입력되는 신호와 중첩됨으로써, 출력 파형에서 왜곡을 줄이려고 한다.

어떤 신호도 입력되지 않는 상태(이하, "입력 신호 없음 상태"로 지칭됨)에 서는, 양의 위상 신호 SA와 반대 위상 신호 SB 간의 차이가 0이다. 따라서, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 반전 입력에 입력되는 신호와 차동 연산 증폭기(800)의 비반전 입력에 입력되는 신호 간의 차이는 0이다. 따라서, 양의 위상 신호 SC의 파형은 반대 위상 신호 SD의 파형과 일치하고, 즉, 양의 위상 신호 SC와 반대 위상 신호 SD 간의 차이는 0으로 된다. 입력 신호 없음 상태에서, 삼각파형 신호, 양의 위상 신호 SA, 및 반대 위상 신호 SB 간의 관계는 펄스 신호 P의 듀티비, 펄스 신호 M의 듀티비, 출력 펄스 신호 OUTP의 듀티비, 및 출력 펄스 신호 OUTM의 듀티비가 50%를 나타내도록 설정된다.

펄스 신호 P의 하이 레벨 주기(펄스 폭)와 펄스 신호 M의 하이 레벨 주기는 양의 위상 신호 SA의 레벨과 반대 위상 신호 SB의 레벨에 따라 다르다. 양의 위상 신호 SA의 레벨과 반대 위상 신호 SB의 레벨은 아날로그 입력 신호 AlN(+)의 신호 레벨과 아날로그 입력 신호 AlN(-)의 레벨에 따라 다르다. 따라서, 펄스 신호 P의 펄스 폭과 펄스 신호 M의 펄스 폭을 아날로그 입력 신호 AlN(+)의 레벨과 아날로그 입력 신호 AlN(-)의 레벨에 따라 다르게 함으로써, 펄스 폭 변조가 실현된다.

도 6의 (a)에 도시된 바와 같이, 입력 신호 없음 상태에서, 출력 펄스 신호 OUTP의 듀티비는 50%이므로, 출력 펄스 신호 OUTP의 평균 레벨은 7.5V의 값을 나타낸다. 또한, 출력 펄스 신호 OUTM의 듀티비는 50%이므로, 출력 펄스 신호 OUTM의 평균 레벨도 7.5V의 값을 나타낸다. 따라서, 입력 신호 없음 상태에서는, 7.5V가 스피커의 양쪽 입력 단자에 인가되고, 입력 단자 간의 전위 차가 0V이므로, 스피커 SP는 활성화되지 않고, 어떤 사운드도 방출되지 않는다.

아날로그 입력 신호 AlN(+)의 레벨이 입력 신호 없음 상태로부터 증가하는 경우와, 반대 극성을 갖는 아날로그 입력 신호 AlN(-)의 레벨이 감소하는 경우에는, 출력 펄스 신호 OUTP의 하이 레벨 주기가 증가하고, 출력 펄스 신호 OUTM의 로우 레벨 주기도 증가한다. 즉, 출력 펄스 신호 OUTP의 듀티비는 증가하지만, 출력 펄스 신호 OUTM의 듀티비는 감소한다.

이 경우, 도 6의 (b)에 도시된 바와 같이, 출력 펄스 신호 OUTP의 평균값은 입력 신호 없음 상태에서 달성되는 7.5V보다 높은 예를 들어, 9.5V로 된다. 한편, 출력 펄스 신호 OUTM의 평균값은 입력 신호 없음 상태에서 달성되는 7.5V보다 낮은 예를 들어, 5.5V로 된다. 따라서, 스피커 SP의 입력 단자 간의 전위차는 예를 들어, 4V(= 9.5V - 5.5V)로 되고, 스피커 SP의 콘 페이퍼(cone paper)가 예를 들어, 정면을 향해 구동된다.

이와 반대로, 아날로그 입력 신호 AlN(+)의 레벨이 상술한 입력 신호 없음 상태로부터 감소한 경우, 및 아날로그 입력 신호 AlN(-)의 레벨이 증가한 경우에는, 도 6의 (c)에 도시된 바와 같이, 출력 펄스 신호 OUTP의 듀티비는 상술한 것과 반대로 감소하지만, 출력 펄스 신호 OUTM의 듀티비는 증가한다. 따라서, 스피커 SP의 입력 단자 간의 전위차는 예를 들어, -4V(= 5.5V - 9.5V)로 되고, 스피커 SP의 콘 페이퍼는 뒤로 구동된다.

상술한 바와 같이, 정상 증폭 동작 동안에, 출력 펄스 신호 OUTP의 듀티비와 출력 펄스 신호 OUTM의 듀티비를 아날로그 입력 신호 AlN의 레벨에 따라 상보적으로 제어함으로써, 스피커 SP의 단자 간의 전위차를 발생시켜 스피커 SP를 활성화한 다.

(2) 오프셋 전압을 발생시키기 위한 동작

다음으로, 오프셋 전압을 발생시키기 위한 동작을 설명한다. 우선, 입력 신호 없음 상태에서, 오프셋 전압을 발생시키기 위한 동작과 관련하여, 본원의 복수의 오프셋 전압 발생 소스는 서로 독립하여 존재하는 것으로 고려된다. 이들 소스로부터의 오프셋 전압은 결국 서로 더해지고, 오프셋 전압의 합은 완전 D급 증폭기의 오프셋 전압으로서 선택되는 것으로 가정한다.

차동 연산 증폭기(101)의 오프셋 전압 때문에, 신호 SA의 평균값 및 신호 SB의 평균값이 동상 피드백 회로에 의해 설정되는 (소스 전압의 절반인) 1.65V의 기준 전압과 다른 값을 나타낸다. 이 오프셋 전압은 피드백 저항기 R41 및 R42, 적분기(110), 펄스 폭 변조 회로(120), 및 출력 버퍼(130)로 이루어진 음의 피드백 증폭기의 증폭 계수(R41/R31)로 곱해지고, 출력 단자 T21과 T22 간의 전위차(오프셋 전압)로서 나타난다.

또한, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 오프셋 전압 때문에, 신호 SC의 평균값과 신호 SD의 평균값은 동상 피드백 회로에 의해 설정되는 1.65V의 기준 전압과 다른 값을 나타낸다.

또한, 피드백 저항기 R41의 저항값과 피드백 저항기 R42의 저항값 간의 차이 또는 입력 저항기 R31의 저항값과 입력 저항기 R32의 저항값 간의 차이 때문에, 오프셋 전압은 출력 펄스 신호 OUTP 및 OUTM 각각에서 발생한다. 출력 펄스 신호 OUTP의 평균 전압과 출력 펄스 신호 OUTM의 평균 전압은 7.5V와 다른 값을 나타낸 다. 그 이유는 나중에 설명될 것이다.

도 6의 (a)에 도시된 바와 같이, 입력 신호 없음 상태에서 달성되는 출력 펄스 신호 OUTP 및 OUTM과 관련하여, 50%의 듀티비를 각각 갖는 직사각형 파형은 상보적으로 출력된다. 출력 버퍼(130)의 소스 전압이 15V이므로, 차동 연산 증폭기에는 어떤 오프셋 전압도 존재하지 않는다. 양의 위상 및 반대 위상 저항값 모두가 서로 같은 이상적인 조건 하에서, 출력 펄스 신호 OUTP의 평균 전압과 출력 펄스 신호 OUTM의 평균 전압은 상술한 바와 같이 7.5V이다.

한편, 동상 피드백을 통해 신호를 복귀시켜 소스 전압의 절반인 기준 전압과 일치하도록 하기 때문에, 3.3V의 소스 전압을 갖는 차동 연산 증폭기(101)로부터 출력되는 신호 SA의 평균 전압과 차동 연산 증폭기(101)로부터 출력되는 신호 SB의 평균 전압은 1.65V이다. 따라서, 출력 펄스 신호 OUTP 및 OUTM의 평균값과 출력 신호 SA 및 SB의 평균값 간의 전위차인 5.85V가 피드백 저항기 R41, 적분기(110)의 입력 저항기 R31과 피드백 저항기 R42, 및 적분기(110)의 입력 저항기 R32에 인가된다. 따라서, 피드백 저항기 R41의 저항값과 입력 저항기 R31의 저항값의 합에 대응하는 전류는 출력 버퍼(130)의 출력으로부터 피드백 저항기 R41 및 입력 저항기 R31을 통해 차동 연산 증폭기(101)의 양의 위상 출력 내로 흐른다. 또한, 피드백 저항기 R42의 저항값과 입력 저항기 R32의 저항값의 합에 대응하는 전류는 출력 버퍼(130)의 출력으로부터 피드백 저항기 R42 및 입력 저항기 R32를 통해 차동 연산 증폭기(101)의 반대 위상 출력 내로 흐른다.

이하, 피드백 저항기 R41의 저항값과 피드백 저항기 R42의 저항값 간에 차이 가 존재하는 경우를 고려하자. 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 2개의 입력의 전압은 피드백을 통해 복귀되므로, 서로 같다. 따라서, 입력 저항기 R31 양단에 인가되는 전압과 입력 저항기 R32 양단에 인가되는 전압이 서로 같기 때문에, 각각의 입력 저항기 R31 및 R32를 통해 흐르는 전류는 서로 같아지게 된다.

같은 값을 갖는 전류는 각각의 피드백 저항기 R41 및 R42를 통해 흐른다. 따라서, 입력 저항기 R31 및 R32가 저항값의 관점에서 서로 같은 경우, 출력 버퍼(1300)의 출력에서 피드백 저항기 R41 및 R42에서의 전압 강하 간의 차이가 발생한다. 따라서, 피드백 저항기 R41의 저항값과 피드백 저항기 R42의 저항값 간의 차이에 대응하는 오프셋 전압은 출력 펄스 신호 OUTP 및 OUTM에서 발생한다.

또한, 입력 저항기 R31의 저항값과 입력 저항기 R32의 저항값 간에 차이가 존재하는 경우에는, 저항값 간의 차이에 대응하는 전류가 피드백 저항기 R41 및 R42 내에 흐른다. 이 차이로부터 얻어진 오프셋 전압은 출력 펄스 신호 OUTP 및 OUTM에서 발생하고, 출력 단자 T21 및 T22에서 나타난다.

특히, D급 증폭기를 구성하는 음의 피드백 증폭기의 양의 위상 측의 증폭 계수(R41/R31)와 음의 피드백 증폭기의 반대 위상 측의 증폭 계수(R42/R32)가 저항값의 변화 때문에 서로 다른 경우에는, 그 차이가 출력의 오프셋 전압으로서 나타난다.

상술한 통상의 3개의 오프셋 전압 발생 소스 외에 오프셋 전압 발생 소스가 존재한다. 그러나, 본원에서는 그 설명을 생략한다.

모든 이들 오프셋 전압은 서로 결합되어 출력 단자 T21 및 T22에서 나타난다. 스피커 SP는 뮤트나 전원 차단 시에 팝핑 사운드의 방출 원인이 되는 오프셋 전압에 의해 활성화된다.

본 발명에서, 오프셋 전압은 아래에 설명하게 될 오프셋 전압을 보정하기 위한 동작에 의해 보정된다.

(3) 오프셋 전압을 보정하기 위한 동작

본 발명은, 출력 버퍼(출력 장치)로부터 출력된 신호의 전압을 입력 신호 없음 상태에서 피드백 저항기(피드백 장치)에 의한 피드백을 통해 복귀되는 전압으로 설정하여, 저항값의 차이로 인한 오프셋 전압이 차동 연산 증폭기의 입력에서 발생하도록 함으로써 오프셋 전압을 보정하는 기본 원리에 기초한다. 이하, 도 7을 참조하여 오프셋 전압 보정 동작의 일 실시예를 설명한다.

도 7은 오프셋 전압을 보정하기 위한 방법을 도시한 흐름도이다.

도시되지 않은 제어 회로는 출력 버퍼(131 및 132)의 출력 임피던스를 제어함으로써 하이 임피던스 상태에 들어가도록 출력 버퍼(131 및 132)의 출력 임피던스를 제어한다(단계 S1).

다음으로, 도시되지 않은 제어 회로는 차동 연산 증폭기(101)의 입력에 접속된 스위치 SWOS 1 및 SWOS 2를 비활성화함으로써, 외부로부터의 입력 신호를 차단하고, 입력 신호 없음 상태를 설정한다(단계 S2). 이로 인해, 입력 신호가 입력 단자 T11 및 T12에 입력되는 경우에도, 그 상태로 오프셋 전압을 보정할 수 있다.

다음으로, 도시되지 않은 제어 회로는 스위치 SWOUT 1을 단자 A1에 접속하고 스위치 SWOUT 2를 단자 A2에 접속함으로써, 피드백 통로를 개방한다(단계 S3). 그 결과로서, 출력 버퍼(131)의 출력 단자와 피드백 저항기 R41 간의 접속 및 출력 버퍼(132)의 출력 단자와 피드백 저항기 R42 간의 접속이 개방된다. 피드백 저항기 R41 및 R42 각각의 한쪽 끝은 오프셋 전압 보정 DC 전압원(160)에 공통으로 접속된다.

이들 단계 S1 내지 S3에서는, 피드백 통로가 개방되고, 오프셋 전압 보정 DC 전압원(160)은 피드백 저항기 R41 및 R42 각각의 한쪽 끝에 DC 전압을 인가한다. 이 전압값은 (피드백을 통해 복귀되는 전압인) 정상 동작 동안의 입력 신호 없음 상태에서 달성되는 출력 펄스 신호 OUTP 및 OUTM의 평균과 같은 전압(본 실시예에서, 소스 전압 15V의 절반인 7.5V)의 전압으로 설정된다.

따라서, 피드백 트랜지스터 R41 및 R42 각각의 한쪽 끝은 피드백 통로가 형성된 실제 입력 신호 없음 상태에서 채용되는 것과 같은 바이어스 조건으로 설정된다. 상술한 바와 같이, 저항값에서 차이가 존재하는 경우에는, 저항기의 양의 위상 측과 반대 위상 측을 통해 흐르는 전류의 값에서 차이가 발생한다. 오프셋 전압은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 반전 입력과 비반전 입력에서 발생한다.

특히, 5.85(= 7.5 - 1.65)V의 전압이 피드백 저항기 R41와 입력 저항기 R31에 인가되기 때문에, [1.65 + 5.85 × R31/(R31 + R41)V]의 전압이 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 반대 위상 입력에 인가된다. 또한, [1.65 + 5.85 × R32/(R32 + R42)V]의 전압이 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 양의 위상 입력에 인가된다. 양쪽 식에서 알 수 있는 바와 같이, 입력 저항기 R31, R32의 저항값과 피드백 저항기 R41, R42의 저항값 간의 차이에 대응하는 전위차(즉, 오프셋 전압)는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 입력에서 발생한다. 오프셋 전압의 양은 피드백 통로가 형성되는 정상 동작 동안의 입력 신호 없음 상태에서 발생하는 오프셋 전압의 양과 같다.

또한, 차동 연산 증폭기(101)의 오프셋 전압은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 입력에서 발생한다.

또한, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)에 속하는 오프셋 전압은 입력 등가 오프셋 전압으로서 입력에서 발생한다.

따라서, 상술한 요인 모두에 의한 오프셋 전압은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 입력에서 공동으로 나타난다. 오프셋 전압은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 증폭 계수에 의해 곱해지고, 출력 신호 SC 및 SD에 출력된다.

따라서, 상술한 오프셋 전압 모두는 오프셋 전압 보정 동작을 수행하는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 결과로서 동시에 보정된다.

오프셋 전압 보정 전압원(160)의 전압은 상기 전압에만 한정되는 것은 아니고 임의로 설정될 수도 있다.

제어 회로(141)는 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 오프셋 전압 보정 조건을 변화시킨다(단계 S4). 그 결과로서, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)는 오프셋 전압 보정 조건에 의해 결정된 소정 의 오프셋 전압을 발생시킨다.

이때, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)가 D급 증폭기에 의해 발생하는 오프셋 전압과 극성이 반대이며 크기가 같은 오프셋 전압을 발생시키는 경우, 출력 신호 SC와 SD 간의 전위차가 제거된다. 따라서, 전위차가 검출되는 한, 최적 오프셋 전압 보정이 가능하게 된다.

제어 회로(141)는 비교기(140)로부터 출력된 신호 Comp의 레벨이 초기 상태로부터 반전되었는지 여부를 결정한다. 신호 레벨이 반전되지 않은 경우에는, 오프셋 전압의 양과 극성이 적절하지 않은 것으로 결정된다. 이러한 이유로, 처리는 단계 S4로 복귀하고, 오프셋 전압 보정 조건이 변한다(단계 S5에서 아니오). 비교기(140)로부터 출력된 신호 Comp의 레벨이 반전된 경우, 이는 오프셋 전압이 오프셋 전압 보정 조건 아래로 충분히 작게 되었음을 지시하므로, 처리는 단계 S6으로 진행한다(단계 S5에서 예).

다른 방법으로는, 비교기(140)를 이용하지 않고, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 한쪽 출력 신호(예를 들어, 신호 SC)의 레벨이 반전되었는지에 관한 결정을 할 수도 있다.

제어 회로(141)는 오프셋 전압 보정 조건을 레지스터 내에 기억한다(단계 S6). 통상의 증폭 동작 동안에, 오프셋 전압은 이 레지스터에 기억된 오프셋 전압 보정 조건을 이용하여 보정된다.

도시되지 않은 제어 회로는 스위치 SWOS 1 및 스위치 SWOS 2를 활성화한다(단계 S7).

도시되지 않은 제어 회로는 스위치 SWOUT 1을 B1에 접속하고 스위치 SWOUT 2를 B2에 접속한다.

결국, 도시되지 않은 제어 회로는 하이 임피던스 상태로부터 출력 버퍼의 출력 임피던스를 상쇄하고, 출력 임피던스를 정상 상태로 변화시킨다(단계 S9). D급 증폭기는 단계 S7 내지 S9의 통상의 증폭 동작을 수행할 수 있게 된다.

상술한 오프셋 전압 보정 방법을 수행한 결과로서, 입력 저항기 R31, R32의 저항값과 피드백 저항기 R41, R42의 저항값의 변화로 인한 오프셋 전압뿐만 아니라 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(800)의 오프셋 전압과 차동 연산 증폭기(101)의 오프셋 전압을 포함하는 오프셋 전압의 보정을 수행할 수 있다. 특히, 이러한 구성을 이용하면, 단일 오프셋 전압 보정 동작을 통해 완전 D급 증폭기의 오프셋 전압을 동시에 보정할 수 있다. 또한, 오프셋 전압 보정 기능을 갖는 단일 차동 연산 증폭기가 오프셋 전압을 보정할 수 있기 때문에, 회로 구성이 복잡해지는 것을 회피하고, 면적의 증가를 억제할 수도 있다.

본 실시예의 D급 증폭기에서 모두 이용되는, 차동 연산 증폭기(800)의 구성, 오프셋 전압 보정 동작, 오프셋 전압 설정 동작, 및 오프셋 전압을 보정하는 방법은 제1 실시예의 차동 연산 증폭기(800)에서 채용된 것과 동일하므로, 그 설명은 생략한다.

오프셋 전압 보정 기능을 갖는 차동 연산 증폭기를 이용하면, 상술한 바와 같이, 본 실시예의 D급 증폭기의 구현이 가능하게 된다.

(제3 실시예)

본 실시예에서는, 제2 실시예와 관련하여 설명한 것과 구성이 다른 D급 증폭기가 오프셋 전압을 보정한다. 특히, 펄스 폭 변조 회로(120)로서 다른 회로를 이용하는 예시적인 D급 증폭기가 도시되어 있다.

도 8은 본 발명의 제3 실시예의 D급 증폭기에서 이용되는 펄스 폭 변조 회로의 회로도이다.

도 8에 도시된 펄스 폭 변조 회로를 이용하여 구성되는 (도 5에 도시된 D급 증폭기와 같은 구성을 갖는) D급 증폭기는 소위 무필터 D급 증폭기이다. 증폭기는 외부 신호원 SIG로부터 아날로그 입력 신호 AlN의 레벨에 따라 2개의 출력 단자 중 한쪽 출력 단자로부터 소정 레벨의 신호를 출력하고, 신호 레벨과 삼각 파형 신호를 비교함으로써, 다른 쪽 출력 단자로부터, 아날로그 입력 신호를 펄스 폭 변조함으로써 얻어진 펄스 신호 OUTP 및 OUTM을 발생시켜 출력하도록 구성된다.

이하, 본 실시예의 D급 증폭기에서 이용되는 펄스 폭 변조 회로의 구성을 상세히 설명한다. 펄스 폭 변조 회로(120)는 펄스 폭 변조부(1200), 삼각 파형 발생 회로(1400), 및 신호 변환부(1510)를 구비한다.

펄스 폭 변조부(1200)는 비교기(121 및 122)를 구비한다. 이들 비교기 중 비교기(121)의 비반전 입력은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(111)의 비반전 출력에 접속되고, 비교기(122)의 비반전 입력은 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(111)의 반전 출력에 접속된다. 삼각 파형 신호(일정한 주기와 일정한 피크 투 피크(peak-to-peak) 값을 갖는 삼각 파형 신호)는 삼각 파형 발생 회로(1400)로부터 이들 비교기(121 및 122)의 각각의 반전 입력에 공통으로 입력된다.

신호 변환부(1510)는 인버터(151A, 151B, 151F, 151G), 지연부(151E), 및 NOR 게이트(151C 및 151H)를 구비한다.

펄스 신호 SE는 상술한 펄스 폭 변조부(1200)로부터 인버터(151A)의 입력에 주어지고, 인버터(151A)의 출력은 인버터(151B)의 입력에 접속된다. 인버터(151B)의 출력은 NOR 게이트(151C)의 입력 중 한쪽 입력에 접속된다.

펄스 신호 SF는 상술한 펄스 폭 변조부(1200)로부터 지연부(151E)의 입력에 주어지고, 지연부(151E)의 출력은 인버터(151F)의 입력에 접속된다. 이 인버터(151F)의 출력은 인버터(151G)의 입력에 접속된다. 인버터(151G)의 출력은 NOR 게이트(151H)의 한쪽 입력에 접속된다. NOR 게이트(151C)의 다른 쪽 입력은 인버터(151F)의 출력에 접속되고, NOR 게이트(151H)의 다른 쪽 입력은 인버터(151A)의 출력에 접속된다.

이하, 본 실시예의 D급 증폭기의 동작을 설명한다.

(1) 입력 신호 없음 상태

아날로그 입력 신호 AlN의 레벨이 0V인 경우, 즉, 입력 신호 없음 상태인 경우, 양의 위상 신호 SC의 파형은 반대 위상 신호 SD의 파형과 일치한다. 또한, 삼각 파형 신호, 양의 위상 신호 SC, 및 반대 위상 신호 SD 간의 관계는 펄스 신호 SE의 듀티비와 펄스 신호 SF의 듀티비가 50%의 값을 나타내도록 설정된다.

우선, 증폭 동작을 설명한다.

펄스 폭 변조 회로의 동작 이외의 D급 증폭기의 동작은 제2 실시예와 관련하 여 설명한 것과 동일하므로, 그 설명은 생략한다.

펄스 폭 변조부(1200)의 비교기(121 및 122)는 적분 회로(110)로부터 출력되는 양의 위상 신호 SC 및 반대 위상 신호 SD를 삼각 파형 발생 회로(1400)로부터 출력되는 삼각 파형 신호와 비교함으로써, 펄스 폭 변조된 신호 SE 및 SF를 신호변환부(1510)에 출력한다.

펄스 신호 SE의 하이 레벨 주기(펄스 폭)와 펄스 신호 SF의 하이 레벨 주기는 양의 위상 신호 SA의 레벨과 반대 위상 신호 SB의 레벨에 따라 다르다. 양의 위상 신호 SA의 레벨과 반대 위상 신호 SB의 레벨은 아날로그 입력 신호 AlN(+)의 레벨과 아날로그 입력 신호 AlN(-)의 레벨에 따라 다르다. 따라서, 펄스 신호 SE의 펄스 폭과 펄스 신호 SF의 펄스 폭은 아날로그 입력 신호 AlN(+)의 레벨과 아날로그 입력 신호 AlN(-)의 레벨에 따라 다르다. 따라서, 펄스 폭 변조가 실현된다.

다음으로, 신호 변환부(1510)의 동작을 설명한다. 일반적으로, 신호 변환부(1510)는 아날로그 입력 신호 AlN의 레벨에 따라 로우 레벨(소정의 레벨)에 상보적으로 들어가는 펄스 신호 P 및 M으로 펄스 신호 SE 및 SF를 변환한다. 펄스 신호 SE는 인버터(151A 및 151B)를 통해 NOR 게이트(151C)의 한쪽 입력에 주어진다. 지연부(151E)에 의해 소정의 시간 동안 지연시킨 후에, 펄스 신호 SF는 지연부(151E)로부터 펄스 신호 Sd로서 출력된다. 이 펄스 신호 SD는 인버터(151F 및 151G)를 통해 NOR 게이트(151H)의 다른 쪽 입력뿐만 아니라 NOR 게이트(151C)의 다른 쪽 입력에도 주어진다.

펄스 신호 SE가 하이 레벨이며 펄스 신호 SD가 로우 레벨인 제1 입력 조건을 만족하면, NOR 게이트(151C)는 출력 버퍼(131)에 로우 레벨을 출력한다. 한편, 펄스 신호 SE가 로우 레벨이며 펄스 신호 SD가 하이 레벨인 제2 입력 조건(즉, 제1 입력 조건과 상보적인 입력 조건)을 만족하면, NOR 게이트(151H)는 출력 버퍼(132)에 로우 레벨을 출력한다.

본 실시예에서, 제1 입력 조건은, 아날로그 입력 신호 AlN(+)의 레벨의 극성이 양인 경우, 펄스 폭 변조된 펄스 신호 SE의 레벨과 펄스 폭 변조된 펄스 신호 SD의 특정 조합으로서 설정된다. 제2 입력 조건은, 아날로그 입력 신호 AlN(+)의 레벨의 극성이 음인 경우, 펄스 폭 변조된 펄스 신호 SE의 레벨과 펄스 폭 변조된 펄스 신호 SD의 특정 조합으로서 설정된다.

상술한 바와 같이, 서로 상보적인 제1 및 제2 입력 조건을 설정함으로써, 펄스 폭 변조된 펄스 신호 SE 및 SF를 로우 레벨에 상보적으로 고정되는 신호 P 및 M으로 변환한다. 그러나, 제1 및 제2 입력 조건은 본 예에 한정되지 않는다. 펄스 폭 변조로 인한 펄스 신호 SD의 펄스 폭의 변화와 펄스 신호 SE의 펄스 폭의 변화에 신호 레벨의 조합이 대응하는 한, 제1 및 제2 입력 조건을 임의로 설정할 수 있다.

입력 신호 없음 상태에서, 제1 입력 조건을 만족하는 주기는, 펄스 신호 SE가 하이 레벨로 이동한 때로부터 펄스 신호 SD가 하이 레벨로 이동할 때까지의 일정한 주기이다. 이 주기는 지연부(151E)에 의해 소비되는 지연 시간 tD에 대응한다. 또한, 제2 입력 조건을 만족하는 주기는 펄스 신호 SE가 로우 레벨로 이동한 때로부터 펄스 신호 SD가 로우 레벨로 이동할 때까지의 일정한 주기이다. 또한, 이 주기는 지연부(151E)에 의해 소비되는 지연 시간 tD에 대응한다. 결국, 어떤 신호도 입력되지 않는 경우에는, 신호 변환부(1510)가 지연 시간 tD에 대응하는 (예를 들어, 듀티비가 10%인) 짧은 펄스 폭의 펄스 신호로 펄스 신호 SC 및 SD를 변환하고, 삼각 파형 신호의 주기로 펄스 신호를 간헐적으로 출력한다.

즉, 상술한 NOR 게이트(151C)로부터 출력되는 펄스 신호 P와 NOR 게이트(151H)로부터 출력되는 펄스 신호 M은 출력 버퍼(131 및 132)에 각각 입력된다. 그 다음에, 도 9의 (a)에 도시된 바와 같이, 펄스 신호는 반전되고, 출력 펄스 신호 OUTP 및 OUTM으로서 출력됨으로써, 스피커를 활성화한다.

(2) 신호 입력 상태

아날로그 입력 신호 AlN(+)의 레벨이 감소한 상태를 유지하며, 반대 극성인 아날로그 입력 신호 AlN(-)의 레벨이 증가한 상태를 유지하는 상태에서는, 적분 회로(110)로부터 출력되는 양의 위상 신호 SC의 레벨이 증가하며, 반대 위상 신호 SD의 레벨이 감소하고, 양의 위상 신호 SC의 레벨이 반대 위상 신호 SD의 레벨을 초과한다. 지연부(151E)의 지연 시간은 무시된다.

그 결과로서, 펄스 신호 SE의 듀티비가 증가하고, 펄스 신호 SF의 듀티비가 감소한다. 따라서, 제2 입력 조건을 만족하지 않으므로, 펄스 신호 OUTM의 출력은 도 9의 (b)에 도시된 것과 같은 로우 레벨에 고정된다. 또한, 출력 펄스 신호 OUTP의 펄스 폭이 아날로그 입력 신호 AlN의 레벨에 따라 변조된다.

한편, 아날로그 입력 신호 AlN(+)의 레벨이 증가한 상태를 유지하며 반대 극성인 아날로그 입력 신호 AlN(-)의 레벨이 감소한 상태를 유지하는 상태에서는, 적 분 회로(110)로부터 출력되는 양의 위상 신호 SC의 레벨이 감소하며, 반대 위상 신호 SD의 레벨이 증가하고, 반대 위상 신호 SD의 레벨이 양의 위상 신호 SC의 레벨을 초과한다. 지연부(151E)의 지연 시간은 무시된다.

그 결과로서, 펄스 폭 변조부(1200)로부터 출력되는 펄스 신호 SE의 듀티비가 감소하고, 펄스 신호 SF의 듀티비가 증가한다. 따라서, 제1 입력 조건을 만족하지 않으므로, 출력 펄스 신호 OUTP는 도 9의 (c)에 도시된 것과 같은 로우 레벨에 고정된다. 또한, 출력 펄스 신호 OUTM의 펄스 폭은 아날로그 입력 신호 AlN의 레벨에 따라 변조된다.

상술한 바와 같이, 정상의 증폭 동작 동안에, 출력 펄스 신호 OUTP 및 OUTM의 한쪽은 아날로그 입력 신호에 따라 로우 레벨에 고정되고, 나머지 출력 펄스 신호는 폭이 변조된 펄스를 포함한다. 이와 같은 출력 펄스 신호 OUTP 및 OUTM이 스피커에 공급되는 경우, 스피커의 입력 단자 간에 전위차가 발생하고, 스피커가 활성화된다.

따라서, 본 실시예의 D급 증폭기는 D급 증폭기의 출력 단자 T21 및 T22에 접속된 저역 통과 필터를 이용하지 않고 스피커를 활성화할 수 있는 소위 무필터 증폭기로서 기능을 할 수 있다.

다음으로, 오프셋 전압을 발생시키기 위한 동작을 설명한다.

본 실시예의 D급 증폭기인 경우에도, 제2 실시예와 관련하여 설명한 것과 같은 원리로 오프셋 전압이 발생한다. 본 실시예의 입력 신호 없음 상태에서 달성되는 출력 펄스 신호 OUTP 및 출력 펄스 신호 OUTM 각각의 평균값은 펄스 폭에 따라 다르고, 예를 들어, 약 1V이다. 한편, 신호 SA 및 SB 각각의 평균값이 1.65V이므로, 전위차에 대응하는 전류가 입력 저항기 R31 및 R32와 피드백 저항기 R41 및 R42 내에 흐른다. 따라서, 저항기의 양의 위상 측의 저항값과 반대 위상 측의 저항값 간에 차이가 존재하는 경우, 오프셋 전압이 출력에서 발생한다.

본 실시예의 경우에도, 오프셋 전압을 보정하기 위한 동작은 제2 실시예와 관련하여 설명되며 도 7에 도시된 흐름도에 따라 수행되는 것과 동일하다. 따라서, 저항기의 양의 위상 측의 저항값과 반대 위상 측의 저항값 간의 차이로 인한 오프셋 전압과 차동 연산 증폭기의 오프셋 전압을 동시에 보정할 수도 있다.

이하, 제2 및 제3 실시예의 이점을 요약하여 설명한다.

상술한 실시예에 따르면, 아주 간단한 구성(스위치 SWOS 1, SWOS 2, SWOUT 1, SWOUT 2, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기(111), 출력 버퍼(131 및 132)의 출력 임피던스 제어기, 비교기(140), 제어 회로(141), 및 오프셋 전압 보정 DC 전압원(160))을 추가함으로써, 이러한 타입의 증폭기에서 피드백 저항기의 양의 위상 측과 음의 위상 측 간의 입력 저항기에서 저항값의 차이가 존재하는 경우 발생하는 오프셋 전압을 효과적으로 보정할 수 있다.

상술한 오프셋 전압뿐만 아니라 차동 연산 증폭기의 오프셋 전압도 단일 오프셋 전압 보정 동작에 의해 동시에 보정할 수 있다.

또한, 스위치 SWOS 1 및 SWOS 2가 비활성화되기 때문에, 입력 신호가 입력되는 경우에도 오프셋 전압을 보정할 수 있다.

이상, 본 발명의 실시예를 설명하였다. 그러나, 본 발명의 실시예에 특정 구성은 한정되지 않고, 본 발명의 요지 범위 내에 있는 설계 변경 등도 포함된다. 예를 들어, 오프셋 전압 보정 기능을 갖는 차동 연산 증폭기는 임의의 회로 구성을 가질 수 있고, 도 2에 도시된 회로에 한정되지 않는다. 또한, D급 증폭기는 임의의 구성을 가질 수도 있다. 또한, 오프셋 전압 보정 DC 전압원의 전압은 어떤 신호도 입력되지 않는 출력 펄스 신호의 평균 전압에 한정되지 않고, 예를 들어, 0V(접지 전위) 또는 임의의 전압일 수 있다.

도 1은 본 발명의 제1 실시예에 따른 오프셋 전압 보정 회로를 갖는 차동 연산 증폭기의 회로도.

도 2는 본 발명의 제1 실시예에 따른 전류 값 스위칭 회로가 설치된 오프셋 전압 보정 회로를 갖는 차동 연산 증폭기의 회로도.

도 3은 본 발명의 제1 실시예에 따른 오프셋 전압을 보정할 수 있는 음의 피드백 증폭기의 회로도.

도 4는 본 발명의 제1 실시예에 따른 오프셋 전압 보정 방법을 도시한 흐름도.

도 5는 본 발명의 제2 실시예에 따른 D급 증폭기의 회로도.

도 6은 본 발명의 제2 실시예에 따른 D급 증폭기의 파형도.

도 7은 본 발명의 제2 실시예에 따른 D급 증폭기의 오프셋 전압을 보정하는 방법을 도시한 흐름도.

도 8은 본 발명의 제3 실시예에 따른 D급 증폭기에서 이용되는 펄스 폭 변조 회로의 회로도.

도 9는 본 발명의 제3 실시예에 따른 D급 증폭기의 파형도.

도 10은 종래 기술의 오프셋 전압 보정 회로가 설치된 차동 연산 증폭기의 회로도.

도 11은 종래 기술의 D급 증폭기의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

700, 701, 708, 709 : NMOS 트랜지스터

702, 703, 704, 705, 710, 711 : PMOS 트랜지스터

720, 721 : 오프셋 전압 보정 전류원

722, 723, 724, 725 : 바이어스 전류원

809 : 제어 회로

Claims (5)

1. 오프셋 전압 보정 회로를 포함하는 완전 차동형 증폭기로서,

   차동 입력 신호가 입력되는 차동 트랜지스터 쌍;

   상기 차동 트랜지스터 쌍의 출력부와 전원과의 사이에 접속된 부하 트랜지스터 쌍;

   상기 부하 트랜지스터 쌍을 제어하는 동상 피드백 증폭부;

   상기 차동 트랜지스터 쌍의 출력 신호를 증폭하여, 차동 출력 신호를 출력하는 출력단 쌍; 및

   상기 부하 트랜지스터 쌍 중 어느 한 쪽의 소스와 상기 전원과의 사이에 상기 완전 차동형 증폭기의 오프셋 전압을 보정하기 위한 일정 전압을 발생시키는 전압 발생 수단

   을 구비하고,

   상기 전압 발생 수단은,

   상기 전원과 상기 부하 트랜지스터 쌍의 각각의 소스와의 사이에 각각 접속된 제1 및 제2 저항과,

   상기 제1 및 제2 저항에 상기 일정 전압에 대응하는 전압 강하를 유도하는 일정 전류를 선택적으로 공급하는 전류 공급 수단

   을 구비하며,

   상기 제1 저항 및 상기 제2 저항은 고정 저항이고,

   상기 전류 공급 수단은 복수의 전류원 중에서 임의로 선택된 하나 또는 복수의 전류원에 기초하는 전류를 상기 제1 또는 제2 저항에 공급하고,

   상기 전압 발생 수단이 발생하는 상기 일정 전압은 상기 부하 트랜지스터 쌍을 구성하는 트랜지스터의 상호 컨덕턴스와 상기 차동 트랜지스터 쌍을 구성하는 트랜지스터의 상호 컨덕턴스의 비에 의존하는, 완전 차동형 증폭기.
2. 제1항에 있어서,

   상기 동상 피드백 증폭부는, 상기 동상 피드백 증폭부의 차동 쌍을 구성하는 NMOS 트랜지스터 쌍과, 상기 동상 피드백 증폭부의 부하를 구성하는 PMOS 트랜지스터 쌍과, 바이어스 전류원을 포함하는, 완전 차동형 증폭기.
3. 제1항에 있어서,

   상기 출력단 쌍은, 상기 완전 차동형 증폭기의 출력단을 구성하는 PMOS 트랜지스터 쌍과, 바이어스 전류원을 포함하는, 완전 차동형 증폭기.
4. 제1항에 있어서,

   상기 전압 발생 수단이 상기 완전 차동형 증폭기의 오프셋 전압을 보정하기 위한 일정 전압을 발생시키는 타이밍은, 상기 출력단 쌍의 각각의 출력 전압의 대소 관계가 상호 반전된 때인, 완전 차동형 증폭기.
5. 제1항에 있어서,

   상기 고정 저항의 저항값을 R, 상기 전류 공급 수단이 공급하는 전류의 전류값을 I, 상기 부하 트랜지스터 쌍을 구성하는 트랜지스터의 상호 컨덕턴스를 gmp, 상기 차동 트랜지스터 쌍을 구성하는 트랜지스터의 상호 컨덕턴스를 gmn이라 할 때, 상기 전압 발생 수단이 발생시키는 일정 전압 V는,

   V = RㆍIㆍgmp/gmn

   인, 완전 차동형 증폭기.

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