JP3038716B2 - 差動増幅器におけるオフセット電圧調整回路 - Google Patents
差動増幅器におけるオフセット電圧調整回路Info
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Description
本発明は、差動増幅器における集積回路化の容易なオ
フセット電圧調整回路に関する。
フセット電圧調整回路に関する。
従来から、集積回路を用いた多くの差動増幅器が知ら
れている。第３図に示す差動増幅器１では、定電流電源
部２と、２入力Vi1,Vi2に対して差動増幅するように接
続されたトランジスタFET1,FET2と、カレントミラー回
路を構成するトランジスタFET3,FET4と、負荷抵抗R1,R2
が集積化されている。
れている。第３図に示す差動増幅器１では、定電流電源
部２と、２入力Vi1,Vi2に対して差動増幅するように接
続されたトランジスタFET1,FET2と、カレントミラー回
路を構成するトランジスタFET3,FET4と、負荷抵抗R1,R2
が集積化されている。
しかし、出力信号Voのオフセット電圧を調整するため
の調整回路を高密度で集積化したものは存在しない。即
ち、ICの外部端子3,4に抵抗R1,R2と並列接続される可変
抵抗VRを接続し、その可変抵抗VRの分割比を調整するこ
とで、オフセット電圧を調整していた。又、これに換わ
る方法として、高密度で集積化された差動増幅器と薄膜
抵抗とをハイブリッドに構成し、レーザトリミングによ
り調整するものがある。 このため、調整用の可変抵抗VRは外付となり、その可
変抵抗VRの占有面積が広く、実装効率が悪いという問題
があった。又、その可変抵抗VRを外付するため、その物
及び取付けのコストが余分にかかるという欠点もあっ
た。又、薄膜抵抗，厚膜抵抗によりハイブリッド又はオ
ンチップに構成する方法は、実装効率は改善されるが、
オフセット電圧の調整が１回に限定されるという問題が
ある。 本発明は、上記の課題を解決するために成されたもの
であり、その目的は、容易に集積化することができるオ
フセット電圧調整回路を提供すると共にオフセット電圧
の精確且つ容易な可変的調整を可能とし、オフセット電
圧の経時的変化にも対応できるようにすることである。
の調整回路を高密度で集積化したものは存在しない。即
ち、ICの外部端子3,4に抵抗R1,R2と並列接続される可変
抵抗VRを接続し、その可変抵抗VRの分割比を調整するこ
とで、オフセット電圧を調整していた。又、これに換わ
る方法として、高密度で集積化された差動増幅器と薄膜
抵抗とをハイブリッドに構成し、レーザトリミングによ
り調整するものがある。 このため、調整用の可変抵抗VRは外付となり、その可
変抵抗VRの占有面積が広く、実装効率が悪いという問題
があった。又、その可変抵抗VRを外付するため、その物
及び取付けのコストが余分にかかるという欠点もあっ
た。又、薄膜抵抗，厚膜抵抗によりハイブリッド又はオ
ンチップに構成する方法は、実装効率は改善されるが、
オフセット電圧の調整が１回に限定されるという問題が
ある。 本発明は、上記の課題を解決するために成されたもの
であり、その目的は、容易に集積化することができるオ
フセット電圧調整回路を提供すると共にオフセット電圧
の精確且つ容易な可変的調整を可能とし、オフセット電
圧の経時的変化にも対応できるようにすることである。
上記課題を解決するための第１発明の構成は、２つの
入力信号に対して差動増幅するように接続されたトラン
ジスタと、そのトランジスタの負荷回路に挿入されたカ
レントミラー回路を構成するトランジスタとを有する差
動増幅器において、カレントミラー回路を構成する各ト
ランジスタの負荷回路に挿入され、各々が電流を接地又
は電源にバイパスさせるよう並列接続された多数のトラ
ンスミッションゲートと、その各トランスミッションゲ
ートをオン又はオフするためのゲート信号を出力する記
憶回路とを設け、各トランスミッションゲートのオン抵
抗のみでオフセット電圧を調整可能としたことである。 又、第２発明の構成は、第１発明の構成において、多
数のトランスミッションゲートが、接地点又は電源を挟
んで２組のトランスミッションゲートの組であり、２組
のトランスミッションゲートの組のそれぞれを構成する
各々のトランスミッションゲートが、オン状態で異なる
抵抗値をとり、記憶回路の出力するゲート信号により、
２組のトランスミッションゲートのそれぞれを構成する
各トランスミッションゲートのうちオンされたトランス
ミッションゲートの組み合わせにより、２組のトランス
ミッションゲートのそれぞれの抵抗値の比を任意に設定
できるようにしたことである。 更に、第３発明の構成は、２つの入力信号に対して差
動増幅するように接続されたトランジスタと、そのトラ
ンジスタの負荷回路に挿入されたカレントミラー回路を
構成するトランジスタとを有する差動増幅器において、
カレントミラー回路を構成する各トランジスタの負荷回
路に挿入され、出力電圧の可変なD/Aコンバータと、D/A
コンバータの出力に接続されたボルテージホロワと、そ
の出力電圧に対応したディジタル信号を記憶し、D/Aコ
ンバータに出力する記憶回路とを設けたことである。
入力信号に対して差動増幅するように接続されたトラン
ジスタと、そのトランジスタの負荷回路に挿入されたカ
レントミラー回路を構成するトランジスタとを有する差
動増幅器において、カレントミラー回路を構成する各ト
ランジスタの負荷回路に挿入され、各々が電流を接地又
は電源にバイパスさせるよう並列接続された多数のトラ
ンスミッションゲートと、その各トランスミッションゲ
ートをオン又はオフするためのゲート信号を出力する記
憶回路とを設け、各トランスミッションゲートのオン抵
抗のみでオフセット電圧を調整可能としたことである。 又、第２発明の構成は、第１発明の構成において、多
数のトランスミッションゲートが、接地点又は電源を挟
んで２組のトランスミッションゲートの組であり、２組
のトランスミッションゲートの組のそれぞれを構成する
各々のトランスミッションゲートが、オン状態で異なる
抵抗値をとり、記憶回路の出力するゲート信号により、
２組のトランスミッションゲートのそれぞれを構成する
各トランスミッションゲートのうちオンされたトランス
ミッションゲートの組み合わせにより、２組のトランス
ミッションゲートのそれぞれの抵抗値の比を任意に設定
できるようにしたことである。 更に、第３発明の構成は、２つの入力信号に対して差
動増幅するように接続されたトランジスタと、そのトラ
ンジスタの負荷回路に挿入されたカレントミラー回路を
構成するトランジスタとを有する差動増幅器において、
カレントミラー回路を構成する各トランジスタの負荷回
路に挿入され、出力電圧の可変なD/Aコンバータと、D/A
コンバータの出力に接続されたボルテージホロワと、そ
の出力電圧に対応したディジタル信号を記憶し、D/Aコ
ンバータに出力する記憶回路とを設けたことである。
第１発明及び第２発明の作用を説明する。 トランスミッションゲートのオフ抵抗は無限大であ
り、オン抵抗はトランスミッションゲートを構成するト
ランジスタの面積で決定される。記憶回路は多数の並列
接続されたトランスミッションゲートのうち、どのトラ
ンスミッションゲートをオンとし、どのトランスミッシ
ョンゲートをオフとするかを決定するデータを記憶して
いる。そして、その記憶回路の出力はトランスミッショ
ンゲートの各ゲートに入力しており、記録回路に記憶さ
れたデータに従って各トランスミッションゲートはオン
状態又はオフ状態に設定される。これらのトランスミッ
ションゲートはカレントミラー回路を構成する各トラン
ジスタの負荷回路に挿入されているので、その負荷回路
における負荷は、オン状態にあるトランスミッションゲ
ートのオン抵抗のみの並列接続による抵抗となる。ここ
でトランスミッションゲートを、接地点又は電源を挟ん
で２組の並列接続とすれば、その負荷回路における負荷
は、オン状態にあるトランスミッションゲートのオン抵
抗のみの並列接続による２つの抵抗となる。このよう
に、この負荷の大きさの比は記憶回路に記憶されたデー
タにより変化させることができる。一方、カレントミラ
ー回路を構成する各トランジスタの各負荷回路の負荷の
大きさの比を変化させることで、オフセット電圧を調整
できる。したがって、オフセット電圧は記憶回路に記憶
されたデータによって調整することができる。 又、トランスミッションゲートや記憶回路は容易に集
積化できることから、オフセット調整回路まで集積化し
た差動増幅器が得られる。 次に、第３発明について説明する。 オフセット電圧はカレントミラー回路を構成する各ト
ランジスタの各負荷端子の電圧比を調整することでも変
化させることができる。カレントミラー回路を構成する
各トランジスタの各負荷回路にはD/Aコンバータが挿入
されており、そのD/Aコンバータの出力電圧は、記憶回
路の出力により変化させることができる。即ち、その出
力電圧に対応したディジタル信号は記憶回路に記憶され
ており、その記憶回路の出力はD/Aコンバータに入力
し、D/A変換される。そして、アナログ量に変換された
出力電圧がカレントミラー回路を構成する各トランジス
タの各負荷端子の電圧となる。このように、カレントミ
ラー回路を構成する各トランジスタの各負荷端子の電圧
比を記憶回路に記憶されたデータにより変化させること
ができる。したがって、オフセット電圧はその記憶回路
に記憶されたデータにより変化させることができる。 又、上記のD/Aコンバータ、記憶回路は容易に集積化
できることから、オフセット調整回路まで集積化した差
動増幅器が得られる。
り、オン抵抗はトランスミッションゲートを構成するト
ランジスタの面積で決定される。記憶回路は多数の並列
接続されたトランスミッションゲートのうち、どのトラ
ンスミッションゲートをオンとし、どのトランスミッシ
ョンゲートをオフとするかを決定するデータを記憶して
いる。そして、その記憶回路の出力はトランスミッショ
ンゲートの各ゲートに入力しており、記録回路に記憶さ
れたデータに従って各トランスミッションゲートはオン
状態又はオフ状態に設定される。これらのトランスミッ
ションゲートはカレントミラー回路を構成する各トラン
ジスタの負荷回路に挿入されているので、その負荷回路
における負荷は、オン状態にあるトランスミッションゲ
ートのオン抵抗のみの並列接続による抵抗となる。ここ
でトランスミッションゲートを、接地点又は電源を挟ん
で２組の並列接続とすれば、その負荷回路における負荷
は、オン状態にあるトランスミッションゲートのオン抵
抗のみの並列接続による２つの抵抗となる。このよう
に、この負荷の大きさの比は記憶回路に記憶されたデー
タにより変化させることができる。一方、カレントミラ
ー回路を構成する各トランジスタの各負荷回路の負荷の
大きさの比を変化させることで、オフセット電圧を調整
できる。したがって、オフセット電圧は記憶回路に記憶
されたデータによって調整することができる。 又、トランスミッションゲートや記憶回路は容易に集
積化できることから、オフセット調整回路まで集積化し
た差動増幅器が得られる。 次に、第３発明について説明する。 オフセット電圧はカレントミラー回路を構成する各ト
ランジスタの各負荷端子の電圧比を調整することでも変
化させることができる。カレントミラー回路を構成する
各トランジスタの各負荷回路にはD/Aコンバータが挿入
されており、そのD/Aコンバータの出力電圧は、記憶回
路の出力により変化させることができる。即ち、その出
力電圧に対応したディジタル信号は記憶回路に記憶され
ており、その記憶回路の出力はD/Aコンバータに入力
し、D/A変換される。そして、アナログ量に変換された
出力電圧がカレントミラー回路を構成する各トランジス
タの各負荷端子の電圧となる。このように、カレントミ
ラー回路を構成する各トランジスタの各負荷端子の電圧
比を記憶回路に記憶されたデータにより変化させること
ができる。したがって、オフセット電圧はその記憶回路
に記憶されたデータにより変化させることができる。 又、上記のD/Aコンバータ、記憶回路は容易に集積化
できることから、オフセット調整回路まで集積化した差
動増幅器が得られる。
以下、本発明を具体的な実施例に基づいて説明する。 第１発明にかかる実施例を示す第１図において、FET
1,FET2は２入力Vi1,Vi2に対して差動増幅するように接
続されたトランジスタ、２は定電流電源部、FET3,FET4
はカレントミラー回路を構成するトランジスタである。
そのトランジスタFET3,FET4のソース端子とアース間に
は、それぞれ、並列接続されたトランスミッションゲー
ト（アナログゲート）T11,T12,T13,T14及びT21,T22,T2
3,T24が挿入されている。そして、そのトランスミッシ
ョンゲートT11,T12,T13,T14及びT21,T22,T23,T24の各ゲ
ートは記憶回路を構成する不揮発性メモリ５の各メモリ
ビットに接続されている。その不揮発性メモリ５はラッ
チ回路６と接続され、そのラッチ回路６はシフトレジス
タ７に接続されている。かかる構成の回路が全て集積化
され差動増幅器を構成している。 次に作動を説明する。 トランスミッションゲートT11,T12,T13,T14及びT21,T
22,T23,T24のうち、どのトランスミッションゲートをオ
ンとし、どのトランスミッションゲートをオフとするか
を決定するデータがコンピュータ等からシフトレジスタ
７に入力され、並列信号に変換され、ラッチ回路６で保
持され、不揮発性メモリ５に記憶される。その結果、そ
の不揮発性メモリ５には、例えば、「１」はオン、
「０」はオフのような２値データが記憶される。そし
て、不揮発性メモリ５に記憶されているデータの各ビッ
トの「１」又は「０」に対応した電圧レベルのゲート信
号が対応する各トランスミッションゲートT11,T12,T13,
T14及びT21,T22,T23,T24の各ゲートに出力される。その
結果、「１」のゲート信号を入力するトランスミッショ
ンゲートのみがオン状態となる。このオン状態となった
トランスミッションゲートのオン抵抗の並列接続抵抗が
各トランジスタFET3,FET4のソース端子に接続される抵
抗R10,R20となる。したがって、この各抵抗R10,R20の大
きさは、不揮発性メモリ５に記憶されたデータにより制
御することが可能となる。そして、各抵抗R10,R20の分
割比により差動増幅器の出力Voのオフセット電圧を調整
することができる。 尚、トランスミッションゲートのオン抵抗はトランジ
スタ素子の面積により異なるので、その面積により任意
の抵抗値のものを作成することができる。又、抵抗値の
最小ステップをＳとすれば、S,2S,22S,24Sの４種類の重
み付けをしたオン抵抗を有するトランスミッションゲー
トを構成することで、Ｓ〜16Sの範囲で16段階の抵抗値
を得ることができる。又、並列接続されるトランスミッ
ションゲートの数を８個として、８ビットデータで制御
すれば、Ｓ〜256Sの範囲で256段階の抵抗値を得ること
ができる。 又、記憶回路はEEPROM,EPROM等を用いれば良い。EPRO
Mを用いれば書込、保持が可能であり、オフセット電圧
の調整データが書き込まれた後、そのデータは給電で断
たれても保持される。又、EEPROMを用いた場合には、多
数回のオフセット電圧の調整データの書き込みが可能で
あり、多数回のオフセット電圧の調整が可能となる。上
記のように、シフトレジスタ７、ラッチ回路６を設け
て、不揮発性メモリ５に記憶されるデータを書き換える
ことで、オフセット電圧の経時的な変化にも対応するこ
とができる。又、データを設定してオフセット電圧を測
定し、更に、オフセット電圧が零となるように、データ
を更に変更するという操作を繰り返し実行してデータを
決定するような学習的機能を持たせることができる。し
かし、製造段階でオフセット電圧を一度調整するだけで
あれば、不揮発性メモリ５をアルミ又はポリシリコンを
電流で溶断し、データを記憶するROM等で構成すれば良
く、ラッチ回路６、シフトレジスタ７は特に必要なもの
ではない。 次に、第２発明にかかる実施例について説明する。 第２図において、上記実施例と同様に、FET1,FET2は
２入力Vi1,Vi2に対して差動増幅するように接続された
トランジスタ、２は定電流電源部、FET3,FET4はカレン
トミラー回路を構成するトランジスタである。そのトラ
ンジスタFET3,FET4のソース端子には、それぞれ、ボル
テージホロア回路VF1,VF2が接続されており、そのボル
テージホロア回路VF1,VF2には、D/Aコンバータ8,9の出
力が入力している。又、D/Aコンバータ8,9には記憶回路
を構成するメモリ10,11が接続され、そのメモリ10,11に
はシフトレジスタ12が接続されている。 かかる構成の回路が全て集積化され差動増幅器を構成
している。 次に差動を説明する。 ボルテージホロア回路VF1,VF2に入力する制御電圧に
対応したディジタル信号はコンピュータ等からシフトレ
ジスタ12に入力され、それぞれ、メモリ10,11に記憶さ
れる。そして、そのメモリ10,11に記憶されたディジタ
ル信号はD/Aコンバータ8,9でそれぞれアナログ量の制御
電圧に変換されてボルテージホロア回路VF1,VF2に出力
される。その結果、ボルテージホロア回路VF1,VF2の出
力電圧はその制御電圧と等しくなり、その制御電圧の比
を変化させることで、差動増幅器の出力Voのオフセット
電圧を調整することができる。 この実施例でも、上記の実施例と同様に、学習機能に
よりオフセット電圧を精確に調整することができる。
又、同様に、製造段階でオフセット電圧を調整するので
あれば、制御電圧に対応したディジタル信号のみを記憶
するメモリ10,11だけを設けても良い。 尚、ボルテージホロア回路VF1,VF2はD/Aコンバータ8,
9だけでは、給電能力が低い場合には使用すれば良く、
必ずしも必要なものではない。
1,FET2は２入力Vi1,Vi2に対して差動増幅するように接
続されたトランジスタ、２は定電流電源部、FET3,FET4
はカレントミラー回路を構成するトランジスタである。
そのトランジスタFET3,FET4のソース端子とアース間に
は、それぞれ、並列接続されたトランスミッションゲー
ト（アナログゲート）T11,T12,T13,T14及びT21,T22,T2
3,T24が挿入されている。そして、そのトランスミッシ
ョンゲートT11,T12,T13,T14及びT21,T22,T23,T24の各ゲ
ートは記憶回路を構成する不揮発性メモリ５の各メモリ
ビットに接続されている。その不揮発性メモリ５はラッ
チ回路６と接続され、そのラッチ回路６はシフトレジス
タ７に接続されている。かかる構成の回路が全て集積化
され差動増幅器を構成している。 次に作動を説明する。 トランスミッションゲートT11,T12,T13,T14及びT21,T
22,T23,T24のうち、どのトランスミッションゲートをオ
ンとし、どのトランスミッションゲートをオフとするか
を決定するデータがコンピュータ等からシフトレジスタ
７に入力され、並列信号に変換され、ラッチ回路６で保
持され、不揮発性メモリ５に記憶される。その結果、そ
の不揮発性メモリ５には、例えば、「１」はオン、
「０」はオフのような２値データが記憶される。そし
て、不揮発性メモリ５に記憶されているデータの各ビッ
トの「１」又は「０」に対応した電圧レベルのゲート信
号が対応する各トランスミッションゲートT11,T12,T13,
T14及びT21,T22,T23,T24の各ゲートに出力される。その
結果、「１」のゲート信号を入力するトランスミッショ
ンゲートのみがオン状態となる。このオン状態となった
トランスミッションゲートのオン抵抗の並列接続抵抗が
各トランジスタFET3,FET4のソース端子に接続される抵
抗R10,R20となる。したがって、この各抵抗R10,R20の大
きさは、不揮発性メモリ５に記憶されたデータにより制
御することが可能となる。そして、各抵抗R10,R20の分
割比により差動増幅器の出力Voのオフセット電圧を調整
することができる。 尚、トランスミッションゲートのオン抵抗はトランジ
スタ素子の面積により異なるので、その面積により任意
の抵抗値のものを作成することができる。又、抵抗値の
最小ステップをＳとすれば、S,2S,22S,24Sの４種類の重
み付けをしたオン抵抗を有するトランスミッションゲー
トを構成することで、Ｓ〜16Sの範囲で16段階の抵抗値
を得ることができる。又、並列接続されるトランスミッ
ションゲートの数を８個として、８ビットデータで制御
すれば、Ｓ〜256Sの範囲で256段階の抵抗値を得ること
ができる。 又、記憶回路はEEPROM,EPROM等を用いれば良い。EPRO
Mを用いれば書込、保持が可能であり、オフセット電圧
の調整データが書き込まれた後、そのデータは給電で断
たれても保持される。又、EEPROMを用いた場合には、多
数回のオフセット電圧の調整データの書き込みが可能で
あり、多数回のオフセット電圧の調整が可能となる。上
記のように、シフトレジスタ７、ラッチ回路６を設け
て、不揮発性メモリ５に記憶されるデータを書き換える
ことで、オフセット電圧の経時的な変化にも対応するこ
とができる。又、データを設定してオフセット電圧を測
定し、更に、オフセット電圧が零となるように、データ
を更に変更するという操作を繰り返し実行してデータを
決定するような学習的機能を持たせることができる。し
かし、製造段階でオフセット電圧を一度調整するだけで
あれば、不揮発性メモリ５をアルミ又はポリシリコンを
電流で溶断し、データを記憶するROM等で構成すれば良
く、ラッチ回路６、シフトレジスタ７は特に必要なもの
ではない。 次に、第２発明にかかる実施例について説明する。 第２図において、上記実施例と同様に、FET1,FET2は
２入力Vi1,Vi2に対して差動増幅するように接続された
トランジスタ、２は定電流電源部、FET3,FET4はカレン
トミラー回路を構成するトランジスタである。そのトラ
ンジスタFET3,FET4のソース端子には、それぞれ、ボル
テージホロア回路VF1,VF2が接続されており、そのボル
テージホロア回路VF1,VF2には、D/Aコンバータ8,9の出
力が入力している。又、D/Aコンバータ8,9には記憶回路
を構成するメモリ10,11が接続され、そのメモリ10,11に
はシフトレジスタ12が接続されている。 かかる構成の回路が全て集積化され差動増幅器を構成
している。 次に差動を説明する。 ボルテージホロア回路VF1,VF2に入力する制御電圧に
対応したディジタル信号はコンピュータ等からシフトレ
ジスタ12に入力され、それぞれ、メモリ10,11に記憶さ
れる。そして、そのメモリ10,11に記憶されたディジタ
ル信号はD/Aコンバータ8,9でそれぞれアナログ量の制御
電圧に変換されてボルテージホロア回路VF1,VF2に出力
される。その結果、ボルテージホロア回路VF1,VF2の出
力電圧はその制御電圧と等しくなり、その制御電圧の比
を変化させることで、差動増幅器の出力Voのオフセット
電圧を調整することができる。 この実施例でも、上記の実施例と同様に、学習機能に
よりオフセット電圧を精確に調整することができる。
又、同様に、製造段階でオフセット電圧を調整するので
あれば、制御電圧に対応したディジタル信号のみを記憶
するメモリ10,11だけを設けても良い。 尚、ボルテージホロア回路VF1,VF2はD/Aコンバータ8,
9だけでは、給電能力が低い場合には使用すれば良く、
必ずしも必要なものではない。
本第１発明は、カレントミラー回路を構成する各トラ
ンジスタの負荷回路に挿入され、並列接続された多数の
トランスミッションゲートと、その各トランスミッショ
ンゲートをオン又はオフするためのゲート信号を出力す
る記憶回路とを有するため、オフセット電圧調整回路を
差動増幅器と共に容易に集積化することができるので外
付のオフセット電圧調整抵抗を必要としない。又、その
オフセット電圧の調整は記憶回路の内容によって行うこ
とができるので、調整が精確且つ簡単である。又、その
内容を書き換えることで、経時的変化にも対応でき、調
整量を学習させることもできる。 本題２発明は、接地点を挟んで並列接続された２組の
トランスミッションゲートが各々のオン状態で異なる抵
抗値をとるので、オフセット電圧の調整がより精確且つ
簡単となる。 本第３発明は、カレントミラー回路を構成する各トラ
ンジスタの負荷回路に挿入され、出力電圧の可変なD/A
コンバータと、その出力電圧に対応したディジタル信号
を記憶し、前記D/Aコンバータに出力する記憶回路とを
有するため、オフセット電圧調整回路を差動増幅器と共
に容易に集積化することができるので外付のオフセット
電圧調整抵抗を必要としない。又、そのオフセット電圧
の調整は記憶回路の内容によって行うことができるの
で、調整が精確且つ簡単である。又、その内容を書き換
えることで、経時的変化にも対応でき、調整量を学習さ
せることもできる。
ンジスタの負荷回路に挿入され、並列接続された多数の
トランスミッションゲートと、その各トランスミッショ
ンゲートをオン又はオフするためのゲート信号を出力す
る記憶回路とを有するため、オフセット電圧調整回路を
差動増幅器と共に容易に集積化することができるので外
付のオフセット電圧調整抵抗を必要としない。又、その
オフセット電圧の調整は記憶回路の内容によって行うこ
とができるので、調整が精確且つ簡単である。又、その
内容を書き換えることで、経時的変化にも対応でき、調
整量を学習させることもできる。 本題２発明は、接地点を挟んで並列接続された２組の
トランスミッションゲートが各々のオン状態で異なる抵
抗値をとるので、オフセット電圧の調整がより精確且つ
簡単となる。 本第３発明は、カレントミラー回路を構成する各トラ
ンジスタの負荷回路に挿入され、出力電圧の可変なD/A
コンバータと、その出力電圧に対応したディジタル信号
を記憶し、前記D/Aコンバータに出力する記憶回路とを
有するため、オフセット電圧調整回路を差動増幅器と共
に容易に集積化することができるので外付のオフセット
電圧調整抵抗を必要としない。又、そのオフセット電圧
の調整は記憶回路の内容によって行うことができるの
で、調整が精確且つ簡単である。又、その内容を書き換
えることで、経時的変化にも対応でき、調整量を学習さ
せることもできる。
第１図は第１発明の具体的な実施例に係るオフセット電
圧調整回路を有した差動増幅器の回路図、第２図は第２
発明の具体的な実施例に係るオフセット電圧調整回路を
有した差動増幅器の回路図、第３図は従来のオフセット
電圧調整回路を有した差動増幅器の回路図である。 １……差動増幅器、２……定電流電源部 FET1,FET2,FET3,FET4……トランジスタ T11,T12,T13,T14,T21,T22,T23,T24……トランスミッシ
ョンゲート VF1,VF2……ボルテージホロア
圧調整回路を有した差動増幅器の回路図、第２図は第２
発明の具体的な実施例に係るオフセット電圧調整回路を
有した差動増幅器の回路図、第３図は従来のオフセット
電圧調整回路を有した差動増幅器の回路図である。 １……差動増幅器、２……定電流電源部 FET1,FET2,FET3,FET4……トランジスタ T11,T12,T13,T14,T21,T22,T23,T24……トランスミッシ
ョンゲート VF1,VF2……ボルテージホロア
Claims (3)
- 【請求項１】２つの入力信号に対して差動増幅するよう
に接続されたトランジスタと、そのトランジスタの負荷
回路に挿入されたカレントミラー回路を構成するトラン
ジスタとを有する差動増幅器において、 前記カレントミラー回路を構成する各トランジスタの負
荷回路に挿入され、各々が電流を接地又は電源にバイパ
スさせるよう並列接続された多数のトランスミッション
ゲートと、 その各トランスミッションゲートをオン又はオフするた
めのゲート信号を出力する記憶回路とを有し、 前記各トランスミッションゲートのオン抵抗のみでオフ
セット電圧を調整可能とした差動増幅器におけるオフセ
ット電圧調整回路。 - 【請求項２】前記多数のトランスミッションゲートが、
接地点又は電源を挟んで２組の並列接続されたトランス
ミッションゲートの組であり、 該２組のトランスミッションゲートの組のそれぞれを構
成する各々のトランスミッションゲートが、オン状態で
異なる抵抗値をとり、 前記記憶回路の出力するゲート信号により、前記２組の
トランスミッションゲートのそれぞれを構成する各トラ
ンスミッションゲートのうちオンされたトランスミッシ
ョンゲートの組み合わせにより、前記２組のトランスミ
ッションゲートのそれぞれの抵抗値の比を任意に設定で
きることを特徴とする特許請求の範囲第１項に記載の差
動増幅器におけるオフセット電圧調整回路。 - 【請求項３】２つの入力信号に対して差動増幅するよう
に接続されたトランジスタと、そのトランジスタの負荷
回路に挿入されたカレントミラー回路を構成するトラン
ジスタとを有する差動増幅器において、 前記カレントミラー回路を構成する各トランジスタの負
荷回路に挿入され、出力電圧の可変なD/Aコンバータ
と、 前記D/Aコンバータの出力に接続されたボルテージホロ
ワと、 前記出力電圧に対応したディジタル信号を記憶し、前記
D/Aコンバータに出力する記憶回路と を有することを特徴とする差動増幅器におけるオフセッ
ト電圧調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005796A JP3038716B2 (ja) | 1989-01-12 | 1989-01-12 | 差動増幅器におけるオフセット電圧調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005796A JP3038716B2 (ja) | 1989-01-12 | 1989-01-12 | 差動増幅器におけるオフセット電圧調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185106A JPH02185106A (ja) | 1990-07-19 |
| JP3038716B2 true JP3038716B2 (ja) | 2000-05-08 |
Family
ID=11621044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005796A Expired - Lifetime JP3038716B2 (ja) | 1989-01-12 | 1989-01-12 | 差動増幅器におけるオフセット電圧調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038716B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696894B1 (en) * | 2002-06-12 | 2004-02-24 | Analog Devices, Inc. | Operational amplifier with independent input offset trim for high and low common mode input voltages |
| JP4725441B2 (ja) * | 2006-07-07 | 2011-07-13 | ヤマハ株式会社 | 差動増幅器 |
| US7816992B2 (en) | 2006-07-07 | 2010-10-19 | Yamaha Corporation | Offset voltage correction circuit and class D amplifier |
| JP5278144B2 (ja) * | 2009-04-28 | 2013-09-04 | セイコーエプソン株式会社 | 増幅回路、集積回路装置及び電子機器 |
| US8736369B2 (en) * | 2012-06-26 | 2014-05-27 | Allegro Microsystems, Llc | Electronic circuit for adjusting an offset of a differential amplifier |
| US11953565B2 (en) | 2021-03-23 | 2024-04-09 | Allegro Microsystems, Llc | Electrical offset compensating in a bridge using more than four magnetoresistance elements |
| US11609283B2 (en) | 2021-03-23 | 2023-03-21 | Allegro Microsystems, Llc | Electrical offset compensating in a magnetoresistance bridge |
-
1989
- 1989-01-12 JP JP1005796A patent/JP3038716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02185106A (ja) | 1990-07-19 |
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