JPH0652872B2 - ディジタルアナログ変換器 - Google Patents
ディジタルアナログ変換器Info
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- JPH0652872B2 JPH0652872B2 JP58239621A JP23962183A JPH0652872B2 JP H0652872 B2 JPH0652872 B2 JP H0652872B2 JP 58239621 A JP58239621 A JP 58239621A JP 23962183 A JP23962183 A JP 23962183A JP H0652872 B2 JPH0652872 B2 JP H0652872B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
- H03M1/1042—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables the look-up table containing corrected values for replacing the original digital values
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （発明の分野） 本発明はディジタルアナログ変換器、特に抵抗分圧回路
を含むコンデンサアレイ型のディジタルアナログ変換器
（以下D/A変換器と称す）に関するものである。
を含むコンデンサアレイ型のディジタルアナログ変換器
（以下D/A変換器と称す）に関するものである。
（従来技術） 近年、コンデンサアレイ型のD/A変換器は、MOSＩＣ化が
容易であるので、ディジタル電子装置の出力手段として
用途が増加している。
容易であるので、ディジタル電子装置の出力手段として
用途が増加している。
コンデンサアレイに使用される多数の重み付けされた容
量は一般にMOSキャパシタで形成され他の受動素子より
寸法精度が得られるため、この型のD/A変換器に高精度
特性を与えることができる。
量は一般にMOSキャパシタで形成され他の受動素子より
寸法精度が得られるため、この型のD/A変換器に高精度
特性を与えることができる。
しかし、このコンデンサアレイ型のD/A変換器は単位容
量（例えば０．１pF程度）のMOSキャパシタを数百個以
上使用するため、ＩＣチップ面積を縮少することがむず
かしい。この対策のため、抵抗分圧回路を追加してコン
デンサアレイの単位容量の使用数を減少させる事が行わ
れる。この技術に関して例えば日本特許願昭５６−８９
４６「ディジタルアナログ変換器」に開示されている。
量（例えば０．１pF程度）のMOSキャパシタを数百個以
上使用するため、ＩＣチップ面積を縮少することがむず
かしい。この対策のため、抵抗分圧回路を追加してコン
デンサアレイの単位容量の使用数を減少させる事が行わ
れる。この技術に関して例えば日本特許願昭５６−８９
４６「ディジタルアナログ変換器」に開示されている。
しかし、１４ビット以上の分解能を有する抵抗分圧回路
を含むコンデンサアレイ型Ｄ／Ａ変換器においては、第
１図に示すように、キャパシタスイッチの切り換え時に
変換特性が悪化してしまう。すなわち、本来ディジタル
入力に対するアナログ出力は、第１図の点線（理想特
性）で示すように直線的に変化するが、キャパシタスイ
ッチの切り換え時において、正側にΔＶaまたは負側に
ΔＶbシフトしてしまう。
を含むコンデンサアレイ型Ｄ／Ａ変換器においては、第
１図に示すように、キャパシタスイッチの切り換え時に
変換特性が悪化してしまう。すなわち、本来ディジタル
入力に対するアナログ出力は、第１図の点線（理想特
性）で示すように直線的に変化するが、キャパシタスイ
ッチの切り換え時において、正側にΔＶaまたは負側に
ΔＶbシフトしてしまう。
例えば、この１４ビットＤ／Ａ変換器を±３Ｖの基準電
圧で動作させると、分解能Δcは、約０．４ｍＶ程度に
なる。そこで、ディジタル入力コード値を（0000000001
1111）から（00000000100000）に変化させると、シフト
電圧（誤差電圧）の絶対値は、約１１ｍＶにもなり、デ
ィジタル入力に対するアナログ出力は、分解能電圧以上
に変化してしまう。ディジタル入力コード値を（000000
01011111）から（00000001100000）に変化させた場合も
同様である。
圧で動作させると、分解能Δcは、約０．４ｍＶ程度に
なる。そこで、ディジタル入力コード値を（0000000001
1111）から（00000000100000）に変化させると、シフト
電圧（誤差電圧）の絶対値は、約１１ｍＶにもなり、デ
ィジタル入力に対するアナログ出力は、分解能電圧以上
に変化してしまう。ディジタル入力コード値を（000000
01011111）から（00000001100000）に変化させた場合も
同様である。
なお、以上の第１図における説明は、シフト電圧を説明
するため、ＭＳＢから数えて第９ビット目を司るＭＯＳ
キャパシタが、正の誤差（ΔＶa）を有している場合を
想定した変換特性を実線で示し、負の誤差（Δb）を有
している場合を想定した変換特性を一点鎖線で示した。
するため、ＭＳＢから数えて第９ビット目を司るＭＯＳ
キャパシタが、正の誤差（ΔＶa）を有している場合を
想定した変換特性を実線で示し、負の誤差（Δb）を有
している場合を想定した変換特性を一点鎖線で示した。
以上のような現象は、ＩＣ化した場合のＭＯＳキャパシ
タのＩＣ化した場合のMOSキャパシタの容量および抵抗
素子の抵抗バラツキに起因するものであり、１４ビット
以上の分解能を有するコンデンサアレイ型D/A変換器を
実用化することが極めて困難であった。
タのＩＣ化した場合のMOSキャパシタの容量および抵抗
素子の抵抗バラツキに起因するものであり、１４ビット
以上の分解能を有するコンデンサアレイ型D/A変換器を
実用化することが極めて困難であった。
（発明の目的） 本発明の目的は直線性がよく且つ高精度のコンデンサア
レイ型D/A変換器を提供することにある。
レイ型D/A変換器を提供することにある。
（発明の概要） 本発明のD/A変換器は、入力されたディジタル信号のコ
ード値に相当するアナログ電圧の誤差を、予め誤差電圧
に相当するデータを記憶したメモリ回路と、前記アナロ
グ電圧に対して補正電圧を加算する容量アレイにより、
アナログ電圧の誤差を補正し、出力特性を理想曲線に近
似させることを特徴とする。
ード値に相当するアナログ電圧の誤差を、予め誤差電圧
に相当するデータを記憶したメモリ回路と、前記アナロ
グ電圧に対して補正電圧を加算する容量アレイにより、
アナログ電圧の誤差を補正し、出力特性を理想曲線に近
似させることを特徴とする。
（発明の構成） 本発明のＤ／Ａ変換器は、 アナログ電圧が与えられる第１および第２のアナログ電
圧出力ライン（Ｌ１）、（Ｌ２）と、 第１の基準電圧を供給する第１のスイッチ（１０６）
と、 前記第１の基準電圧と逆極性の第２の基準電圧を供給す
る第２のスイッチ（１０５）と、 ディジタル信号の第１のコード値を入力し、該第１のコ
ード値に対応する第２のコード値（１２６）および第３
のコード値（１２５）を出力する制御回路（１０３）
と、 第１のディジタルアナログ変換部であって、 単位容量と該単位容量に対して容量が重み付けされた複
数のＭＯＳ容量とで構成された第１の容量アレイ
（ＣX）〜（１２８ＣX）と、 前記第２のコード値（１２６）に応答して、前記第１の
スイッチ（１０６）から供給された第１の基準電圧を分
圧し、該分圧された第１の基準電圧を前記第１の容量ア
レイ（ＣX）〜（１２８ＣX）の単位容量に供給する可変
抵抗分圧回路（１０２）と、 前記第３のコード値（１２５）に応答して、接地電圧お
よび前記第１のスイッチ（１０６）から供給された第１
の基準電圧を、前記第１の容量アレイ（ＣX）〜（１２
８ＣX）の単位容量を除く複数のＭＯＳ容量に選択的に
供給する複数の第３のスイッチ（１１４ａ）〜（１１４
ｈ）とを含み、 前記第１のコード値に相当し誤差電圧を含むアナログ電
圧を前記第１のアナログ電圧出力ライン（Ｌ１）に出力
する第１のディジタルアナログ変換部と、 前記アナログ電圧に含まれる誤差電圧を補正するための
データを記憶するメモリ（１１０）であって、前記アナ
ログ電圧に対応する前記第３のコード値（１２５）に応
答して、前記誤差電圧に相当する第４のコード値（１２
７）を出力するメモリ（１１０）と、 第２のディジタルアナログ変換部であって、 接地電圧が供給された単位容量と該単位容量に対して容
量が重み付けされた複数のＭＯＳ容量とで構成された第
２の容量アレイ（ＣY）〜（１２８ＣY）と、 前記第４のコード値（１２７）に応答して、接地電圧お
よび前記第２のスイッチ（１０５）から供給された第２
の基準電圧を、前記第２の容量アレイ（ＣY）〜（１２
８ＣY）の単位容量を除く複数のＭＯＳ容量に選択的に
供給する複数の第４のスイッチ（１２２ａ）〜（１２２
ｈ）とを含み、 前記誤差電圧を相殺する補正電圧を前記第２のアナログ
電圧出力ライン（Ｌ２）に出力する第２のディジタルア
ナログ変換部と、 一端および他端を有し、該一端が前記第１のアナログ電
圧出力ライン（Ｌ１）に接続され、かつ容量が前記第１
および第２の容量アレイの単位容量とほぼ等しい結合容
量（１２４）と、 前記第２のアナログ電圧出力ライン（Ｌ２）と前記結合
容量（１２４）の他端との間に接続されたバッファアン
プ（１２３）とで構成される。
圧出力ライン（Ｌ１）、（Ｌ２）と、 第１の基準電圧を供給する第１のスイッチ（１０６）
と、 前記第１の基準電圧と逆極性の第２の基準電圧を供給す
る第２のスイッチ（１０５）と、 ディジタル信号の第１のコード値を入力し、該第１のコ
ード値に対応する第２のコード値（１２６）および第３
のコード値（１２５）を出力する制御回路（１０３）
と、 第１のディジタルアナログ変換部であって、 単位容量と該単位容量に対して容量が重み付けされた複
数のＭＯＳ容量とで構成された第１の容量アレイ
（ＣX）〜（１２８ＣX）と、 前記第２のコード値（１２６）に応答して、前記第１の
スイッチ（１０６）から供給された第１の基準電圧を分
圧し、該分圧された第１の基準電圧を前記第１の容量ア
レイ（ＣX）〜（１２８ＣX）の単位容量に供給する可変
抵抗分圧回路（１０２）と、 前記第３のコード値（１２５）に応答して、接地電圧お
よび前記第１のスイッチ（１０６）から供給された第１
の基準電圧を、前記第１の容量アレイ（ＣX）〜（１２
８ＣX）の単位容量を除く複数のＭＯＳ容量に選択的に
供給する複数の第３のスイッチ（１１４ａ）〜（１１４
ｈ）とを含み、 前記第１のコード値に相当し誤差電圧を含むアナログ電
圧を前記第１のアナログ電圧出力ライン（Ｌ１）に出力
する第１のディジタルアナログ変換部と、 前記アナログ電圧に含まれる誤差電圧を補正するための
データを記憶するメモリ（１１０）であって、前記アナ
ログ電圧に対応する前記第３のコード値（１２５）に応
答して、前記誤差電圧に相当する第４のコード値（１２
７）を出力するメモリ（１１０）と、 第２のディジタルアナログ変換部であって、 接地電圧が供給された単位容量と該単位容量に対して容
量が重み付けされた複数のＭＯＳ容量とで構成された第
２の容量アレイ（ＣY）〜（１２８ＣY）と、 前記第４のコード値（１２７）に応答して、接地電圧お
よび前記第２のスイッチ（１０５）から供給された第２
の基準電圧を、前記第２の容量アレイ（ＣY）〜（１２
８ＣY）の単位容量を除く複数のＭＯＳ容量に選択的に
供給する複数の第４のスイッチ（１２２ａ）〜（１２２
ｈ）とを含み、 前記誤差電圧を相殺する補正電圧を前記第２のアナログ
電圧出力ライン（Ｌ２）に出力する第２のディジタルア
ナログ変換部と、 一端および他端を有し、該一端が前記第１のアナログ電
圧出力ライン（Ｌ１）に接続され、かつ容量が前記第１
および第２の容量アレイの単位容量とほぼ等しい結合容
量（１２４）と、 前記第２のアナログ電圧出力ライン（Ｌ２）と前記結合
容量（１２４）の他端との間に接続されたバッファアン
プ（１２３）とで構成される。
（実施例） 第２図は本発明によるディジタルアナログ変換器であ
り、１４ビットのD/A変換器の例を示している。
り、１４ビットのD/A変換器の例を示している。
第２図において、D/A変換器はサンプリング回路１０
０、第１の可変容量分圧回路１０１、可変抵抗分圧回路
１０２、制御回路１０３、スイッチ１０４，１０６、タ
イミング発生回路１０７、第２の可変容量分圧回路１０
８、スイッチ１０５，１０９、プログラムROM１１０、
結合コンデンサ１２４から構成される。
０、第１の可変容量分圧回路１０１、可変抵抗分圧回路
１０２、制御回路１０３、スイッチ１０４，１０６、タ
イミング発生回路１０７、第２の可変容量分圧回路１０
８、スイッチ１０５，１０９、プログラムROM１１０、
結合コンデンサ１２４から構成される。
サンプリング回路１００は高入力インピーダンスを有す
るバッファアンプ１１１、サンプル信号を保持するサン
プリング容量１１２、制御信号により所定期間信号をサ
ンプリングするスイッチ１１３から構成される。
るバッファアンプ１１１、サンプル信号を保持するサン
プリング容量１１２、制御信号により所定期間信号をサ
ンプリングするスイッチ１１３から構成される。
可変容量分圧回路１０１は容量アレイを構成する単位容
量ＣＸ（この単位容量ＣＸは、例えば約０．１ｐＦの容
量を有する。）と、この単位容量CXの１倍，２倍，４倍
…１２８倍に重み付けされた容量値を有する複数の容量
１CX，２CX，４CX…１２８CXと、複数の容量スイッチ１
１４ａ〜１１４ｈと高入力インピーダンスを有するバッ
ファアンプ１１５から構成される。
量ＣＸ（この単位容量ＣＸは、例えば約０．１ｐＦの容
量を有する。）と、この単位容量CXの１倍，２倍，４倍
…１２８倍に重み付けされた容量値を有する複数の容量
１CX，２CX，４CX…１２８CXと、複数の容量スイッチ１
１４ａ〜１１４ｈと高入力インピーダンスを有するバッ
ファアンプ１１５から構成される。
この容量１CX〜１２８CXの上部電極はラインL1に共通結
合され、下部電極はそれぞれ複数の容量スイッチ１１４
に結合される。この可変容量分圧回路１０１は入力され
た１４ビットのディジタル信号に相当するアナログ信号
電圧をバッファアンプ１１５から出力する。半導体ＩＣ
化されたD/A変換器において、この容量アレイの容量はM
OS容量で構成することが好ましく、大容量は単位容量Ｃ
Xを複数個並列接続して形成することが容量値の高精度
化の為に好ましい。
合され、下部電極はそれぞれ複数の容量スイッチ１１４
に結合される。この可変容量分圧回路１０１は入力され
た１４ビットのディジタル信号に相当するアナログ信号
電圧をバッファアンプ１１５から出力する。半導体ＩＣ
化されたD/A変換器において、この容量アレイの容量はM
OS容量で構成することが好ましく、大容量は単位容量Ｃ
Xを複数個並列接続して形成することが容量値の高精度
化の為に好ましい。
可変抵抗分圧回路１０２は複数の抵抗器１１６とこの抵
抗の中間タップに接続された複数の切換スイッチ１１７
から構成される。この切換スイッチの一端はラインＬ３
に共通接続され、単位容量ＣXの下部電極に結合され
る。この抵抗器１１６は好ましくは、例えば約１〜１０
kΩの拡散抵抗から形成される。実施例において、可変
抵抗分圧回路１０２は基準電圧Ｖrefの1/32の整数倍の
電圧をラインＬ３に出力する。
抗の中間タップに接続された複数の切換スイッチ１１７
から構成される。この切換スイッチの一端はラインＬ３
に共通接続され、単位容量ＣXの下部電極に結合され
る。この抵抗器１１６は好ましくは、例えば約１〜１０
kΩの拡散抵抗から形成される。実施例において、可変
抵抗分圧回路１０２は基準電圧Ｖrefの1/32の整数倍の
電圧をラインＬ３に出力する。
制御回路１０３はレジスタ１１８、ゲート回路１１９、
デコーダ１２０から構成される。レジスタ１１８DIGITA
L INPUTの入力部には、例えば、MSBビットがサインビッ
トである１４ビットの絶対値２進コードが入力される。
デコーダ１２０から構成される。レジスタ１１８DIGITA
L INPUTの入力部には、例えば、MSBビットがサインビッ
トである１４ビットの絶対値２進コードが入力される。
ゲート回路１１９は、制御信号により、MSBビットを除
く、上位ビット信号(ａ１〜ａ８)（例えば第２〜９ビッ
ト信号）を出力し、可変容量回路１０１の容量スイッチ
１１４a〜１１４hを切換制御する。
く、上位ビット信号(ａ１〜ａ８)（例えば第２〜９ビッ
ト信号）を出力し、可変容量回路１０１の容量スイッチ
１１４a〜１１４hを切換制御する。
デコーダ１２０は入力されたディジタル信号の下位ビッ
ト（例えば第１０〜第１４ビット信号）により３２本の
信号線ｂ0〜ｂ31の一本を選択し、可変抵抗分圧回路１
０２の切換スイッチ１１７の一つをオン動作させる。こ
れにより単位容量ＣXに基準電圧＋Ｖref又は−Ｖrefの
分電圧が与えられる。
ト（例えば第１０〜第１４ビット信号）により３２本の
信号線ｂ0〜ｂ31の一本を選択し、可変抵抗分圧回路１
０２の切換スイッチ１１７の一つをオン動作させる。こ
れにより単位容量ＣXに基準電圧＋Ｖref又は−Ｖrefの
分電圧が与えられる。
切換スイッチ１０６は、制御信号ａ０（ディジタル信号
のMSBビット）により、正又は負の基準電圧Ｖrefの容量
アレイの容量１ＣX〜１２８ＣXの下部電極と抵抗分圧回
路１０２の一端に供給する。
のMSBビット）により、正又は負の基準電圧Ｖrefの容量
アレイの容量１ＣX〜１２８ＣXの下部電極と抵抗分圧回
路１０２の一端に供給する。
スイッチ１０４は可変容量分圧回路１０１のラインＬ１
を制御信号により選択的に接地する。
を制御信号により選択的に接地する。
タイミング発生回路１０７はクロック端子121に入力さ
れたクロック信号に応答して、レジスタ１１８をラッチ
動作させるタイミング信号Ｃと、ゲート回路１１９およ
び切換スイッチ１０４，１０９を制御するタイミング信
号Ｂと、サンプルスイッチ１１３を制御するタイミング
信号Ａを発生する。
れたクロック信号に応答して、レジスタ１１８をラッチ
動作させるタイミング信号Ｃと、ゲート回路１１９およ
び切換スイッチ１０４，１０９を制御するタイミング信
号Ｂと、サンプルスイッチ１１３を制御するタイミング
信号Ａを発生する。
可変容量回路１０８は容量アレイを形成する単位容量Ｃ
Y（この単位容量ＣYは、例えば約０．１ｐＦの容量を有
する。）と、この単位容量ＣYの１倍，２倍，４倍…１
２８倍に重み付された容量値を有する複数の容量１
ＣY，２ＣY，４ＣY…１２８ＣYと複数の容量スイッチ12
2a〜122hと、高入力インピーダンスを有するバッファア
ンプ１２３から構成される。この容量ＣYおよび１ＣY〜
１２８ＣYの上部電極はラインＬ２に共通結合され、下
部電極はそれぞれ容量スイッチ122a〜122hに結合され
る。単位容量ＣYの下部電極は接地電位に結合される。
Y（この単位容量ＣYは、例えば約０．１ｐＦの容量を有
する。）と、この単位容量ＣYの１倍，２倍，４倍…１
２８倍に重み付された容量値を有する複数の容量１
ＣY，２ＣY，４ＣY…１２８ＣYと複数の容量スイッチ12
2a〜122hと、高入力インピーダンスを有するバッファア
ンプ１２３から構成される。この容量ＣYおよび１ＣY〜
１２８ＣYの上部電極はラインＬ２に共通結合され、下
部電極はそれぞれ容量スイッチ122a〜122hに結合され
る。単位容量ＣYの下部電極は接地電位に結合される。
スイッチ１０９はタイミング発生回路のタイミング信号
Ｂにより制御され、ラインＬ２を選択的に接地する。
Ｂにより制御され、ラインＬ２を選択的に接地する。
メモリ回路１１０例えばプログラムROMは、ディジタル
入力信号の、符号ビット（MSBビット）および、上位ビ
ット（例えば第２〜第９ビット）によりアドレスされる
と、出力信号ｄ0〜ｄ8を出力する。可変容量回路１０８
の容量スイッチ122a〜122hは出力信号ｄ1〜ｄ8により制
御される。このプログラムROM１１０は補正電圧に相当
するデータが書き込まれている。この補正電圧は、可変
容量回路１０１だけを使用した時の、レジスタ１１８の
全ての出力コードに対応する全てのアナログ出力電圧の
誤差電圧（シフト電圧）ΔＶを求めることにより得られ
る。
入力信号の、符号ビット（MSBビット）および、上位ビ
ット（例えば第２〜第９ビット）によりアドレスされる
と、出力信号ｄ0〜ｄ8を出力する。可変容量回路１０８
の容量スイッチ122a〜122hは出力信号ｄ1〜ｄ8により制
御される。このプログラムROM１１０は補正電圧に相当
するデータが書き込まれている。この補正電圧は、可変
容量回路１０１だけを使用した時の、レジスタ１１８の
全ての出力コードに対応する全てのアナログ出力電圧の
誤差電圧（シフト電圧）ΔＶを求めることにより得られ
る。
スイッチ１０５は、プログラムROM１１０の出力信号のM
SBビット（ｄ0）により制御され、容量アレイの容量１
ＣY〜１２８ＣYの下部電極に基準電圧＋Ｖref又は−Ｖ
refを結合する。
SBビット（ｄ0）により制御され、容量アレイの容量１
ＣY〜１２８ＣYの下部電極に基準電圧＋Ｖref又は−Ｖ
refを結合する。
結合コンデンサ１２４は可変容量回路１０１と１０８間
を結合し、可変容量回路１０１に可変容量回路１０８か
ら供給される補正電圧を重畳する。結合コンデンサは好
ましくはMOSキャパシタで形成され、例えば約０．１pF
の容量を有する。
を結合し、可変容量回路１０１に可変容量回路１０８か
ら供給される補正電圧を重畳する。結合コンデンサは好
ましくはMOSキャパシタで形成され、例えば約０．１pF
の容量を有する。
可変容量分圧回路１０１のラインＬ１に現われる補正さ
れた出力電圧Ｖoは次式で表わされる。
れた出力電圧Ｖoは次式で表わされる。
ここでＣXおよび１ＣX〜１２８ＣX，ＣYおよび１ＣY〜
１２８ＣY、およびＣCはコンデンサ容量値、ａ０〜ａ８
はゲート回路１１９の出力信号１２５であり“１”又は
“０”の値をとる。ｍはデコーダ１２０の出力信号１２
６のｂ0〜ｂ31のうちで“１”となったものであり０〜
３１までの整数である。ｄｏ〜ｄ８はプログラムROM１
１０の出力信号１２７であり“１”又は“０”の値をと
る。(1)式の第２項は補正電圧を表わし可変容量分圧回
路１０８により形成され、結合コンデンサ１２４を介し
て可変容量分圧回路１０１のラインＬ１に供給される。
なお式（１）の導出過程は、以下の通りである。まず、
可変容量分圧回路１０１と可変抵抗分圧回路１０２によ
ってラインＬ1に生ずる電圧は、バッファアンプ１２３
の出力点（入力点）とスイッチ１０６との間に直列に接
続された、各容量ＣX、１ＣX、２ＣX・・・・１２８ＣX
（合計２５６ＣX）および結合コンデンサ１２４の容量
ＣCとの分圧回路の分圧電圧と考えられる。ここで、可
変容量分圧回路１０１側と可変抵抗分圧回路１０２側に
基準電圧が与えられるので、ラインＬ1に生ずる電圧は
次式（Ａ）で表される。
１２８ＣY、およびＣCはコンデンサ容量値、ａ０〜ａ８
はゲート回路１１９の出力信号１２５であり“１”又は
“０”の値をとる。ｍはデコーダ１２０の出力信号１２
６のｂ0〜ｂ31のうちで“１”となったものであり０〜
３１までの整数である。ｄｏ〜ｄ８はプログラムROM１
１０の出力信号１２７であり“１”又は“０”の値をと
る。(1)式の第２項は補正電圧を表わし可変容量分圧回
路１０８により形成され、結合コンデンサ１２４を介し
て可変容量分圧回路１０１のラインＬ１に供給される。
なお式（１）の導出過程は、以下の通りである。まず、
可変容量分圧回路１０１と可変抵抗分圧回路１０２によ
ってラインＬ1に生ずる電圧は、バッファアンプ１２３
の出力点（入力点）とスイッチ１０６との間に直列に接
続された、各容量ＣX、１ＣX、２ＣX・・・・１２８ＣX
（合計２５６ＣX）および結合コンデンサ１２４の容量
ＣCとの分圧回路の分圧電圧と考えられる。ここで、可
変容量分圧回路１０１側と可変抵抗分圧回路１０２側に
基準電圧が与えられるので、ラインＬ1に生ずる電圧は
次式（Ａ）で表される。
次に、可変容量回路１０８によってラインＬ1に生ずる
電圧は、バッファアンプ１２３の出力点とスイッチ１０
６と間に直列に接続された、各容量ＣX、１ＣX、２ＣX
・・・・１２８ＣX（合計２５６ＣX）と、結合コンデン
サ１２４の容量ＣCとの分圧回路の分圧電圧と考えられ
る。ここで、ラインＬ2には、スイッチ１０５および第
２の容量アレイを介して所定の電圧が与えられる。この
ラインＬ2に与えられる電圧をＶL2とすると、可変容量
回路１０８によってラインＬ1に生ずる電圧は、次式
（Ｂ）で表される。
電圧は、バッファアンプ１２３の出力点とスイッチ１０
６と間に直列に接続された、各容量ＣX、１ＣX、２ＣX
・・・・１２８ＣX（合計２５６ＣX）と、結合コンデン
サ１２４の容量ＣCとの分圧回路の分圧電圧と考えられ
る。ここで、ラインＬ2には、スイッチ１０５および第
２の容量アレイを介して所定の電圧が与えられる。この
ラインＬ2に与えられる電圧をＶL2とすると、可変容量
回路１０８によってラインＬ1に生ずる電圧は、次式
（Ｂ）で表される。
そして、このラインＬ2に与えられる電圧ＶL2は、スイ
ッチ１０５とラインＬ2との間に接続された各容量ＣY、
１ＣY、２ＣY・・・・１２８ＣY（合計２５６ＣY）によ
って生じる電圧である。この各容量には基準電圧が与え
られるので、電圧ＶL2は、次式（Ｃ）で表される。
ッチ１０５とラインＬ2との間に接続された各容量ＣY、
１ＣY、２ＣY・・・・１２８ＣY（合計２５６ＣY）によ
って生じる電圧である。この各容量には基準電圧が与え
られるので、電圧ＶL2は、次式（Ｃ）で表される。
そして、式（Ｃ）を式（Ｂ）に代入し、式（Ａ）を加え
ると、ラインＬ1に現れる補正された出力電圧Ｖ0（式
（１））が得られる。
ると、ラインＬ1に現れる補正された出力電圧Ｖ0（式
（１））が得られる。
次に、容量ＣX、ＣY、ＣCの関係について説明する。式
（１）の第１項と第２項は、次式（２）のように変形で
きる。但し、ＭＳＢビットが０であるとする。
（１）の第１項と第２項は、次式（２）のように変形で
きる。但し、ＭＳＢビットが０であるとする。
式（２）の後半部（容量ＣYが関係する部分）は、補正
することができる電圧を示す。そして、この補正するこ
とができる電圧の最大値は、スイッチ１２２ａないし１
２２ｈがすべて閉じたときである。すなわち、式（２）
の後半部の（ ）の中が２５６ＣYの時である。このと
き式（２）は、次式（３）のように変形できる。ただ
し、式（２）の前半部（容量ＣXが関係する部分）をＣX
とする。
することができる電圧を示す。そして、この補正するこ
とができる電圧の最大値は、スイッチ１２２ａないし１
２２ｈがすべて閉じたときである。すなわち、式（２）
の後半部の（ ）の中が２５６ＣYの時である。このと
き式（２）は、次式（３）のように変形できる。ただ
し、式（２）の前半部（容量ＣXが関係する部分）をＣX
とする。
とする。
本発明は、レンジ切り換え時のシフト電圧を補正するも
のである。すなわち、下位から数えて６ビット目以上の
ビットが０から１へ、もしくは１から０へと変化する時
（例えば、３１から３２、６３から６４等）のシフト電
圧を補正するものである。
のである。すなわち、下位から数えて６ビット目以上の
ビットが０から１へ、もしくは１から０へと変化する時
（例えば、３１から３２、６３から６４等）のシフト電
圧を補正するものである。
しかしながら、本発明は誤差のすべての範囲を補正する
ものではなく、少なくとも下位から数えて６ビット目を
司る容量１ＣXの容量値の誤差が、７ビット目を司る容
量２ＣXの容量値を越えるような場合は、もはや実用化
には向かないものとして考え、その誤差が単位容量値と
同程度の±ＣX以内であれば補正によって救済するとい
うものである。
ものではなく、少なくとも下位から数えて６ビット目を
司る容量１ＣXの容量値の誤差が、７ビット目を司る容
量２ＣXの容量値を越えるような場合は、もはや実用化
には向かないものとして考え、その誤差が単位容量値と
同程度の±ＣX以内であれば補正によって救済するとい
うものである。
補正することができる誤差電圧の最大値は、式（２）
（３）からわかるように、±ＣCで決定されるので、補
正によって救済する最大の容量値である±ＣXは、±ＣC
と一致する必要がある。（容量ＣYについても同様） このため、本実施例では、容量ＣX＝ＣY＝０．１pFに設
定してある。
（３）からわかるように、±ＣCで決定されるので、補
正によって救済する最大の容量値である±ＣXは、±ＣC
と一致する必要がある。（容量ＣYについても同様） このため、本実施例では、容量ＣX＝ＣY＝０．１pFに設
定してある。
次に本発明の実施例の動作を第３図のタイミングに従っ
て説明する。
て説明する。
本発明のD/Aコンバータが３Ｖ基準電源で動作し、DIGIT
AL INPUT部には例えば１４ビットの絶対値２進コード00
101000010100が入力されているものと仮定する。
AL INPUT部には例えば１４ビットの絶対値２進コード00
101000010100が入力されているものと仮定する。
まずタイミング信号Ａが“１”レベルから“０”レベル
になると、スイッチ１１３はオフとなるのでサンプリン
グ回路１００は以前のアナログ電圧を保持する。
になると、スイッチ１１３はオフとなるのでサンプリン
グ回路１００は以前のアナログ電圧を保持する。
次にタイミング信号Ｂが“１”レベルになると、ゲート
回路１１９の出力信号１２５は00000000になり、可変容
量分圧回路１０１のスイッチ群114a〜114hは容量アレイ
の容量１ＣX〜128CXの下部電極を接地電位に接続する。
回路１１９の出力信号１２５は00000000になり、可変容
量分圧回路１０１のスイッチ群114a〜114hは容量アレイ
の容量１ＣX〜128CXの下部電極を接地電位に接続する。
同時に、スイッチ１０４，１０９が閉状態になり、ライ
ンＬ１およびＬ２を接地電位に接続する。又プログラム
ROM１１０の出力信号１２７も00000000となり、スイッ
チ群122a〜122hは容量アレイの容量１ＣY〜128CYの下部
電極を接地電位にする。従って容量アレイの全ての容量
の電荷は放電され、バッファアンプ１１５の出力電圧は
０Ｖとなる。
ンＬ１およびＬ２を接地電位に接続する。又プログラム
ROM１１０の出力信号１２７も00000000となり、スイッ
チ群122a〜122hは容量アレイの容量１ＣY〜128CYの下部
電極を接地電位にする。従って容量アレイの全ての容量
の電荷は放電され、バッファアンプ１１５の出力電圧は
０Ｖとなる。
次にタイミング信号Ｃが“１”レベルになると、ディジ
タル信号00101000010100がレジスタ１１８にラッチされ
る。次にタイミングＣが“１”から“０”になると入力
ディジタル信号はレジスタ１１８に記憶される。
タル信号00101000010100がレジスタ１１８にラッチされ
る。次にタイミングＣが“１”から“０”になると入力
ディジタル信号はレジスタ１１８に記憶される。
次にタイミング信号Ｂが“１”から“０”レベルになる
と、スイッチ１０４，１０９はオフになる。このディジ
タル入力信号のMSB（サイン）ビットａ０が“０”であ
るので、スイッチ１０６は＋Vref（例えば＋３Ｖ）側に
切換えられる。（第３図(f)参照の事） このコード00101000010100における可変容量分圧回路１
０１の誤差が“正”であるとすると、プログラムROM１
１０の出力信号のMSBビットｄ０は“１”レベルとな
り、スイッチ１０５は−Vref（例えば−３Ｖ）を選択す
る。（第３図(g)参照） 同時にレジスタ１１８のディジタル出力信号の下位ビッ
ト（第１０〜第１４ビット）はデコーダ１２０により、
出力線１２６のラインｂ20が“１”となり、スイッチ11
7の接地電位に接続するスイッチを第０番目とすると、
第２０番目のスイッチを選択する。
と、スイッチ１０４，１０９はオフになる。このディジ
タル入力信号のMSB（サイン）ビットａ０が“０”であ
るので、スイッチ１０６は＋Vref（例えば＋３Ｖ）側に
切換えられる。（第３図(f)参照の事） このコード00101000010100における可変容量分圧回路１
０１の誤差が“正”であるとすると、プログラムROM１
１０の出力信号のMSBビットｄ０は“１”レベルとな
り、スイッチ１０５は−Vref（例えば−３Ｖ）を選択す
る。（第３図(g)参照） 同時にレジスタ１１８のディジタル出力信号の下位ビッ
ト（第１０〜第１４ビット）はデコーダ１２０により、
出力線１２６のラインｂ20が“１”となり、スイッチ11
7の接地電位に接続するスイッチを第０番目とすると、
第２０番目のスイッチを選択する。
これにより容量ＣXは基準電圧の に充電される。
同時にレジスタ１１８のディジタル出力信号の上位ビッ
ト（第２〜第９ビット）が出力信号125として出力さ
れ、容量分圧回路１０１のスイッチ群１１４ｅ，１１４
ｇが選択され、容量１６CXと６４CXの下部電極を＋Vref
に接続する。
ト（第２〜第９ビット）が出力信号125として出力さ
れ、容量分圧回路１０１のスイッチ群１１４ｅ，１１４
ｇが選択され、容量１６CXと６４CXの下部電極を＋Vref
に接続する。
以上により、可変容量回路１０１の容量アレイはディジ
タル入力信号のコード値に対応した第３図(h)Ｎに示さ
れる電圧をラインＬ１に発生させる。
タル入力信号のコード値に対応した第３図(h)Ｎに示さ
れる電圧をラインＬ１に発生させる。
同時に、可変容量分圧回路１０８も、プログラムROM１
１０の出力信号１２７のコード値に対応した容量分圧回
路を形成し、そのバッファアンプ１２は可変容量回路１
０１のＬ１ラインにΔVaだけ負側にシフトさせる補正電
圧を加算する。（第３図(i)参照） これにより可変容量回路１０１のラインＬ１はディジタ
ル入力信号のコード値に相当する真のアナログ電圧に調
整される。（第３図(h)参照） 次にタイミング信号Ａが“０”レベルから“１”レベル
になると、スイッチ１１３がオンになりバッファアンプ
１１５の出力電圧が容量１１２に保持され、バッファア
ンプ１１１よりディジタル入力信号に相当する補正後の
アナログ電圧が出力される。（第３図(j)参照） 以下同様な動作によりディジタル信号がアナログ信号に
順次変換される。
１０の出力信号１２７のコード値に対応した容量分圧回
路を形成し、そのバッファアンプ１２は可変容量回路１
０１のＬ１ラインにΔVaだけ負側にシフトさせる補正電
圧を加算する。（第３図(i)参照） これにより可変容量回路１０１のラインＬ１はディジタ
ル入力信号のコード値に相当する真のアナログ電圧に調
整される。（第３図(h)参照） 次にタイミング信号Ａが“０”レベルから“１”レベル
になると、スイッチ１１３がオンになりバッファアンプ
１１５の出力電圧が容量１１２に保持され、バッファア
ンプ１１１よりディジタル入力信号に相当する補正後の
アナログ電圧が出力される。（第３図(j)参照） 以下同様な動作によりディジタル信号がアナログ信号に
順次変換される。
本発明の実施例において、スイッチ１０４，１０９，１
１２，１１７は第４図の如きMOSトランジスタで構成さ
れ、スイッチ１０５，１０６，１１４，１２２は第５図
の如きMOSトランジスタで構成される。
１２，１１７は第４図の如きMOSトランジスタで構成さ
れ、スイッチ１０５，１０６，１１４，１２２は第５図
の如きMOSトランジスタで構成される。
又メモリ回路としてプログラムROMにEPROMを使用するこ
とも可能である。
とも可能である。
尚ディジタル入力信号が２の複数コードである場合はコ
ード変換回路により絶対値２進コードに変換してレジス
タ１１８に入力すればよい。
ード変換回路により絶対値２進コードに変換してレジス
タ１１８に入力すればよい。
（発明の効果） 以上説明した様に、本発明によるD/A変換器はディジタ
ル信号の各コードに相当するアナログ信号の誤差電圧を
予めプログラムROMにデータとして記録してあるので、
ディジタル信号の各コードに対して極めて正確にアナロ
グ電圧を補正することができる。
ル信号の各コードに相当するアナログ信号の誤差電圧を
予めプログラムROMにデータとして記録してあるので、
ディジタル信号の各コードに対して極めて正確にアナロ
グ電圧を補正することができる。
従って直線性の良い、且つ極めて高精度の抵抗分圧回路
付の容量アレイ型D/A変換器のMOSＩＣ化を極めて容易に
提供することができる。
付の容量アレイ型D/A変換器のMOSＩＣ化を極めて容易に
提供することができる。
本発明は高忠実度のPCMオーディオ機器、高精度ディジ
タル計測機器等に使用して極めて有益である。
タル計測機器等に使用して極めて有益である。
第１図は分圧回路を含む従来のコンデンサラダ−型ディ
ジタルアナログ変換器の出力特性図である。 第２図は本発明による分圧回路を含むコンデンサラダ−
型ディジタルアナログ変換器の実施例である。 第３図は第２図における各部のタイミング図である。 第４図，第５図は第２図の実施例に使用されるスイッチ
の機能を有するMOSトランジスタ回路である。 １００……サンプリング回路、１０１……第１の可変容
量分圧回路、１０２……可変抵抗分圧回路、１０３……
制御回路、１０４，１０５，１０６，１０９……スイッ
チ手段、１０７……タイミング発生回路、１０８……第
２の可変容量分圧回路、１１０……プログラムROM、１
２４……結合コンデンサ。
ジタルアナログ変換器の出力特性図である。 第２図は本発明による分圧回路を含むコンデンサラダ−
型ディジタルアナログ変換器の実施例である。 第３図は第２図における各部のタイミング図である。 第４図，第５図は第２図の実施例に使用されるスイッチ
の機能を有するMOSトランジスタ回路である。 １００……サンプリング回路、１０１……第１の可変容
量分圧回路、１０２……可変抵抗分圧回路、１０３……
制御回路、１０４，１０５，１０６，１０９……スイッ
チ手段、１０７……タイミング発生回路、１０８……第
２の可変容量分圧回路、１１０……プログラムROM、１
２４……結合コンデンサ。
Claims (1)
- 【請求項１】アナログ電圧が与えられる第１および第２
のアナログ電圧出力ライン（Ｌ１）、（Ｌ２）と、 第１の基準電圧を供給する第１のスイッチ（１０６）
と、 前記第１の基準電圧と逆極性の第２の基準電圧を供給す
る第２のスイッチ（１０５）と、 ディジタル信号の第１のコード値を入力し、該第１のコ
ード値に対応する第２のコード値（１２６）および第３
のコード値（１２５）を出力する制御回路（１０３）
と、 第１のディジタルアナログ変換部であって、 単位容量と該単位容量に対して容量が重み付けされた複
数のＭＯＳ容量とで構成された第１の容量アレイ
（ＣX）〜（１２８ＣX）と、 前記第２のコード値（１２６）に応答して、前記第１の
スイッチ（１０６）から供給された第１の基準電圧を分
圧し、該分圧された第１の基準電圧を前記第１の容量ア
レイ（ＣX）〜（１２８ＣX）の単位容量に供給する可変
抵抗分圧回路（１０２）と、 前記第３のコード値（１２５）に応答して、接地電圧お
よび前記第１のスイッチ（１０６）から供給された第１
の基準電圧を、前記第１の容量アレイ（ＣX）〜（１２
８ＣX）の単位容量を除く複数のＭＯＳ容量に選択的に
供給する複数の第３のスイッチ（１１４ａ）〜（１１４
ｈ）とを含み、 前記第１のコード値に相当し誤差電圧を含むアナログ電
圧を前記第１のアナログ電圧出力ライン（Ｌ１）に出力
する第１のディジタルアナログ変換部と、 前記アナログ電圧に含まれる誤差電圧を補正するための
データを記憶するメモリ（１１０）であって、前記アナ
ログ電圧に対応する前記第３のコード値（１２５）に応
答して、前記誤差電圧に相当する第４のコード値（１２
７）を出力するメモリ（１１０）と、 第２のディジタルアナログ変換部であって、 接地電圧が供給された単位容量と該単位容量に対して容
量が重み付けされた複数のＭＯＳ容量とで構成された第
２の容量アレイ（ＣY）〜（１２８ＣY）と、 前記第４のコード値（１２７）に応答して、接地電圧お
よび前記第２のスイッチ（１０５）から供給された第２
の基準電圧を、前記第２の容量アレイ（ＣY）〜（１２
８ＣY）の単位容量を除く複数のＭＯＳ容量に選択的に
供給する複数の第４のスイッチ（１２２ａ）〜（１２２
ｈ）とを含み、 前記誤差電圧を相殺する補正電圧を前記第２のアナログ
電圧出力ライン（Ｌ２）に出力する第２のディジタルア
ナログ変換部と、 一端および他端を有し、該一端が前記第１のアナログ電
圧出力ライン（Ｌ１）に接続され、かつ容量が前記第１
および第２の容量アレイの単位容量とほぼ等しい結合容
量（１２４）と、 前記第２のアナログ電圧出力ライン（Ｌ２）と前記結合
容量（１２４）の他端との間に接続されたバッファアン
プ（１２３）とを有することを特徴とするディジタルア
ナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239621A JPH0652872B2 (ja) | 1983-12-21 | 1983-12-21 | ディジタルアナログ変換器 |
| US06/683,191 US4611195A (en) | 1983-12-21 | 1984-12-18 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239621A JPH0652872B2 (ja) | 1983-12-21 | 1983-12-21 | ディジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60132422A JPS60132422A (ja) | 1985-07-15 |
| JPH0652872B2 true JPH0652872B2 (ja) | 1994-07-06 |
Family
ID=17047450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239621A Expired - Lifetime JPH0652872B2 (ja) | 1983-12-21 | 1983-12-21 | ディジタルアナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4611195A (ja) |
| JP (1) | JPH0652872B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE34660E (en) * | 1983-07-29 | 1994-07-12 | Burr-Brown Corporation | Apparatus and methods for digital-to-analog conversion using modified LSB switching |
| JPS62245723A (ja) * | 1986-04-17 | 1987-10-27 | Nec Corp | ディジタル・アナログ変換器 |
| JPS63224415A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | デイジタル−アナログ変換器 |
| NL8700983A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| US4940978A (en) * | 1988-05-23 | 1990-07-10 | Zenith Electronics Corporation | Stepwise adjusted digital to analog converter having self correction |
| US5101204A (en) * | 1990-03-26 | 1992-03-31 | Burr-Brown Corporation | Interpolation DAC and method |
| US4998108A (en) * | 1990-07-30 | 1991-03-05 | International Business Machines Corporation | Large range, high speed, high accuracy digital-to-analog converter |
| JP3098327B2 (ja) * | 1992-07-17 | 2000-10-16 | 九州日本電気株式会社 | １チップマイクロコンピュータ |
| US5332997A (en) * | 1992-11-04 | 1994-07-26 | Rca Thomson Licensing Corporation | Switched capacitor D/A converter |
| US5469164A (en) * | 1993-09-30 | 1995-11-21 | Ford Motor Company | Circuit and method for digital to analog signal conversion |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| EP0966792A1 (en) * | 1998-01-20 | 1999-12-29 | Microchip Technology Incorporated | A driver circuit for low voltage operation of a successive approximation register (sar) analog to digital (a/d) converter and method therefor |
| US6016019A (en) * | 1998-05-28 | 2000-01-18 | Microchip Technology Incorporated | Capacitor array arrangement for improving capacitor array matching |
| US6462685B1 (en) * | 2001-04-05 | 2002-10-08 | Nokia Corporation | Dither signal insertion inversely proportional to signal level in delta-sigma modulators |
| JP3843942B2 (ja) * | 2002-12-25 | 2006-11-08 | 株式会社デンソー | Ｄ／ａ変換器およびａ／ｄ変換器 |
| US6768437B1 (en) | 2003-06-24 | 2004-07-27 | Nokia Corporation | Switched voltage-mode dither signal generation for a sigma-delta modulator |
| GB2419481A (en) * | 2004-10-22 | 2006-04-26 | Sharp Kk | Digital-to-analogue conversion arrangement |
| JP7310857B2 (ja) * | 2021-06-24 | 2023-07-19 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953727B2 (ja) * | 1977-04-06 | 1984-12-26 | 株式会社日立製作所 | 補正回路付ｄａ変換器 |
| US4200863A (en) * | 1977-10-03 | 1980-04-29 | The Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
| US4412208A (en) * | 1980-09-16 | 1983-10-25 | Nippon Telegraph & Telephone Public Corporation | Digital to analog converter |
| JPS58116815A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | Ｄ／ａ変換器 |
| JPS58101517A (ja) * | 1981-12-11 | 1983-06-16 | Fujitsu Ltd | アナログ集積回路 |
-
1983
- 1983-12-21 JP JP58239621A patent/JPH0652872B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-18 US US06/683,191 patent/US4611195A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60132422A (ja) | 1985-07-15 |
| US4611195A (en) | 1986-09-09 |
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| EXPY | Cancellation because of completion of term |