JPH0575464A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0575464A JPH0575464A JP23754291A JP23754291A JPH0575464A JP H0575464 A JPH0575464 A JP H0575464A JP 23754291 A JP23754291 A JP 23754291A JP 23754291 A JP23754291 A JP 23754291A JP H0575464 A JPH0575464 A JP H0575464A
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- capacitive
- switch
- capacitive elements
- capacitance
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Abstract
(57)【要約】
【構成】アナログ信号入力端子１よりアナログ信号を入
力し、スイッチＳ９，容量素子Ｃ１０およびスイッチＳ
１０でサンプリングする。一方、基準電圧供給端子２と
ＧＮＤ間に容量素子Ｃ１〜Ｃ５（Ｃ１〜Ｃ４＝２Ｃ，Ｃ
５＝Ｃ）およびスイッチＳ１３〜Ｓ１７を接続する。ま
た、容量素子Ｃ１〜Ｃ５の接続点にスイッチＳ１〜Ｓ４
を介して容量素子Ｃ６〜Ｃ９を接続し、これら容量素子
Ｃ６〜Ｃ９の他端にスイッチＳ５〜Ｓ８を介し、ＧＮＤ
およびサンプルホールドのためのスイッチＳ１０に接続
する。これらサンプルホールドした信号と、容量素子Ｃ
６〜Ｃ９の電荷とを演算増幅回路３で演算し、電圧比較
回路４で比較し、逐次レジスタ及び制御回路５に供給す
る。これにより、Ａ／Ｄ変換される。 【効果】ビット数の大小にかかわらず、チップ面積を小
さく抑えるとともに、高精度のＡ／Ｄ変換を実現でき
る。
力し、スイッチＳ９，容量素子Ｃ１０およびスイッチＳ
１０でサンプリングする。一方、基準電圧供給端子２と
ＧＮＤ間に容量素子Ｃ１〜Ｃ５（Ｃ１〜Ｃ４＝２Ｃ，Ｃ
５＝Ｃ）およびスイッチＳ１３〜Ｓ１７を接続する。ま
た、容量素子Ｃ１〜Ｃ５の接続点にスイッチＳ１〜Ｓ４
を介して容量素子Ｃ６〜Ｃ９を接続し、これら容量素子
Ｃ６〜Ｃ９の他端にスイッチＳ５〜Ｓ８を介し、ＧＮＤ
およびサンプルホールドのためのスイッチＳ１０に接続
する。これらサンプルホールドした信号と、容量素子Ｃ
６〜Ｃ９の電荷とを演算増幅回路３で演算し、電圧比較
回路４で比較し、逐次レジスタ及び制御回路５に供給す
る。これにより、Ａ／Ｄ変換される。 【効果】ビット数の大小にかかわらず、チップ面積を小
さく抑えるとともに、高精度のＡ／Ｄ変換を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換回路に関し、
特に容量素子を用いた逐次比較型Ａ／Ｄ変換回路に関す
る。
特に容量素子を用いた逐次比較型Ａ／Ｄ変換回路に関す
る。
【０００２】
【従来の技術】従来、かかる容量素子を用いた逐次比較
型のＡ／Ｄ変換回路は、複数のスイッチ素子と複数の容
量素子および逐次比較レジスタ及び制御回路とを用いて
構成している。
型のＡ／Ｄ変換回路は、複数のスイッチ素子と複数の容
量素子および逐次比較レジスタ及び制御回路とを用いて
構成している。
【０００３】図３は従来の一例を示すＡ／Ｄ変換回路図
である。図３に示すように、このＡ／Ｄ変換回路は容量
アレイによる電荷再配分を用いた逐次比較型Ａ／Ｄ変換
回路であり、４ビットの場合を示してる。かかるＡ／Ｄ
変換回路において、第１の端子１はアナログ入力（Ｖ
Ｉ）が供給され、第２の端子２はＡ／Ｄ変換のための基
準電位（ＶＲ）が供給される。また、容量素子Ｃ１３〜
Ｃ１７は単位容量値をＣとしてそれぞれ８Ｃ，４Ｃ，２
Ｃ，Ｃ，Ｃの容量値を持つ容量アレイである。これらの
容量素子Ｃ１３〜Ｃ１７に対応してスイッチＳ２１〜Ｓ
２５がそれぞれ接続され、容量素子Ｃ１３〜Ｃ１７の他
端はスイッチＳ２０を介して接地されるとともに、電圧
比較回路４の一側に接続される。この電圧比較回路４の
出力Ｖ０は逐次比較レジスタ（ＳＡＲ）及び制御回路５
に与えられる。このＳＡＲ及び制御回路５の出力信号
（信号線は図示せず）によりスイッチＳ２０〜Ｓ２５を
切り替えが制御される。例えば、電荷再配分モードの
時、スイッチＳ２１〜Ｓ２４はそれぞれＳＡＲのＭＳＢ
（最上位ビット）〜ＬＳＢ（最下位ビット）の値が
「１」の時にＶＲ側へ切り替わり、また「０」の時に接
地側へ切り替えられる。以下、その動作について説明す
る。
である。図３に示すように、このＡ／Ｄ変換回路は容量
アレイによる電荷再配分を用いた逐次比較型Ａ／Ｄ変換
回路であり、４ビットの場合を示してる。かかるＡ／Ｄ
変換回路において、第１の端子１はアナログ入力（Ｖ
Ｉ）が供給され、第２の端子２はＡ／Ｄ変換のための基
準電位（ＶＲ）が供給される。また、容量素子Ｃ１３〜
Ｃ１７は単位容量値をＣとしてそれぞれ８Ｃ，４Ｃ，２
Ｃ，Ｃ，Ｃの容量値を持つ容量アレイである。これらの
容量素子Ｃ１３〜Ｃ１７に対応してスイッチＳ２１〜Ｓ
２５がそれぞれ接続され、容量素子Ｃ１３〜Ｃ１７の他
端はスイッチＳ２０を介して接地されるとともに、電圧
比較回路４の一側に接続される。この電圧比較回路４の
出力Ｖ０は逐次比較レジスタ（ＳＡＲ）及び制御回路５
に与えられる。このＳＡＲ及び制御回路５の出力信号
（信号線は図示せず）によりスイッチＳ２０〜Ｓ２５を
切り替えが制御される。例えば、電荷再配分モードの
時、スイッチＳ２１〜Ｓ２４はそれぞれＳＡＲのＭＳＢ
（最上位ビット）〜ＬＳＢ（最下位ビット）の値が
「１」の時にＶＲ側へ切り替わり、また「０」の時に接
地側へ切り替えられる。以下、その動作について説明す
る。
【０００４】最初はサンプリングモードに入り、スイッ
チＳ２１〜Ｓ２５はＶ１側に接続され、スイッチＳ２０
がオンして容量素子Ｃ１３〜Ｃ１７の共通電極側は接地
される。この結果、容量素子Ｃ１３〜Ｃ１７にはＶ１に
比例した電荷が蓄えられ、その総和Ｑは次の（１）式で
表わされる。
チＳ２１〜Ｓ２５はＶ１側に接続され、スイッチＳ２０
がオンして容量素子Ｃ１３〜Ｃ１７の共通電極側は接地
される。この結果、容量素子Ｃ１３〜Ｃ１７にはＶ１に
比例した電荷が蓄えられ、その総和Ｑは次の（１）式で
表わされる。
【０００５】Ｑ＝−１６ＣＶＩ……（１） 次に、電荷再配分モードに入ると、先ずスイッチＳ２０
がオフになる。一方、逐次比較レジスタＳＡＲは「１０
００」、すなわちＭＳＢに「１」がセットされ且つ２Ｓ
Ｂ〜ＬＳＢには「０」がそれぞれセットされ、スイッチ
Ｓ２１はＶＲ側に、またスイッチＳ２２〜Ｓ２５は接地
側へ切り替わる。これにより、第１回の電荷再配分が行
われる。この時、容量素子Ｃ１３〜Ｃ１７の共通電極側
の電位をＶＸとすれば、これら容量素子Ｃ１３〜Ｃ１７
の共通電極側に蓄えられている電荷は、次の（２）式で
表わされる。
がオフになる。一方、逐次比較レジスタＳＡＲは「１０
００」、すなわちＭＳＢに「１」がセットされ且つ２Ｓ
Ｂ〜ＬＳＢには「０」がそれぞれセットされ、スイッチ
Ｓ２１はＶＲ側に、またスイッチＳ２２〜Ｓ２５は接地
側へ切り替わる。これにより、第１回の電荷再配分が行
われる。この時、容量素子Ｃ１３〜Ｃ１７の共通電極側
の電位をＶＸとすれば、これら容量素子Ｃ１３〜Ｃ１７
の共通電極側に蓄えられている電荷は、次の（２）式で
表わされる。
【０００６】 Ｑ＝Ｃ１３（ＶＸ−ＶＲ）＋（Ｃ１４＋Ｃ１５＋Ｃ１６＋Ｃ１７）ＶＸ＝１６ ＣＶＸ−８ＣＶＲ……（２） しかるに、電荷再配分の前後における電荷Ｑは保存され
るので、上述した（１），（２）式より、 −１６ＣＶＩ＝１６ＣＶＸ−８ＣＶＲ……（３） となる。この（３）式より、共通電極側の電位ＶＸは、
次の（４）式で表わされる。
るので、上述した（１），（２）式より、 −１６ＣＶＩ＝１６ＣＶＸ−８ＣＶＲ……（３） となる。この（３）式より、共通電極側の電位ＶＸは、
次の（４）式で表わされる。
【０００７】ＶＸ＝−ＶＩ＋ＶＲ／２……（４） 従って、ＶＩ〉ＶＲ／２であれば、電圧比較回路４の出
力は「１」が出力され、またＶＩ〈ＶＲ／２であれば、
電圧比較回路の出力は「０」が出力され、ＭＳＢの値が
決定する。
力は「１」が出力され、またＶＩ〈ＶＲ／２であれば、
電圧比較回路の出力は「０」が出力され、ＭＳＢの値が
決定する。
【０００８】次に、決定したＭＳＢが「１」であった場
合の逐次比較レジスタＳＡＲのＭＳＢには第１回の電荷
再配分荷より決定したＭＳＢの値がセットされ且つ２Ｓ
Ｂには「１」が新しくセットされ、第２回の電荷再配分
が開始される。
合の逐次比較レジスタＳＡＲのＭＳＢには第１回の電荷
再配分荷より決定したＭＳＢの値がセットされ且つ２Ｓ
Ｂには「１」が新しくセットされ、第２回の電荷再配分
が開始される。
【０００９】例えば、逐次比較レジスタＳＡＲが「１１
００」の場合には、容量素子Ｃ１３〜Ｃ１７の共通電極
側に蓄えられている電荷Ｑは、次の（５）で表わされ
る。
００」の場合には、容量素子Ｃ１３〜Ｃ１７の共通電極
側に蓄えられている電荷Ｑは、次の（５）で表わされ
る。
【００１０】 Ｑ＝（Ｃ１３＋Ｃ１４）・（ＶＸ−ＶＲ）＋（Ｃ１５＋Ｃ１６＋Ｃ１７）ＶＸ ＝１６ＣＶＸ−１２ＣＶＲ……（５） やはり、電荷再配分の前後における電荷Ｑは保存される
ので、共通電極側の電位ＶＸは、次の（６）式のように
なる。
ので、共通電極側の電位ＶＸは、次の（６）式のように
なる。
【００１１】ＶＸ＝−ＶＩ＋３ＶＲ／４……（６） 従って、ＶＩ〉３ＶＲ／４であれば、電圧比較回路４の
出力は「１」が出力され、またＶＩ〈３ＶＲ／４であれ
ば、電圧比較回路４の出力は「０」が出力される。この
ようにして、ＭＳＢに続いて２ＳＢの値が決定する。
出力は「１」が出力され、またＶＩ〈３ＶＲ／４であれ
ば、電圧比較回路４の出力は「０」が出力される。この
ようにして、ＭＳＢに続いて２ＳＢの値が決定する。
【００１２】尚、逐次比較レジスタＳＡＲが「０１０
０」の場合も同様に２ＳＢの値が決定される。以下、３
ＳＢ・ＬＳＢと順次同様の動作を繰り返して行い、ＭＳ
Ｂ〜ＬＳＢまでを決定すれば、１回のＡ／Ｄ変換が終了
する。
０」の場合も同様に２ＳＢの値が決定される。以下、３
ＳＢ・ＬＳＢと順次同様の動作を繰り返して行い、ＭＳ
Ｂ〜ＬＳＢまでを決定すれば、１回のＡ／Ｄ変換が終了
する。
【００１３】上述した従来のＡ／Ｄ変換回路の変換精度
は容量アレイの相対比精度で決まる。しかも、半導体集
積回路の容量は抵抗に比べるとサイズが同程度なら１桁
以上相対比を良くすることができる。従って、半導体集
積回路における変換精度の良いＡ／Ｄ変換回路を実現で
きる。
は容量アレイの相対比精度で決まる。しかも、半導体集
積回路の容量は抵抗に比べるとサイズが同程度なら１桁
以上相対比を良くすることができる。従って、半導体集
積回路における変換精度の良いＡ／Ｄ変換回路を実現で
きる。
【００１４】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換回路，特に容量アレイによる電荷再配分を用いた逐
次比較型Ａ／Ｄ変換回路は、変換のビット数が大きくな
ると多数の容量素子を必要とする。例えば、８ビットの
Ａ／Ｄ変換器の場合、単位容量値をＣとすると、１２８
Ｃ，６４Ｃ，３２Ｃ，１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，
Ｃの容量値を持つ各種の容量素子が必要である。しかる
に、通常、容量素子の相対比精度を上げるため、容量値
１２８Ｃの容量素子は容量値１２８Ｃを持つ容量素子を
１つ作るのではなく、容量値Ｃを持つ単位容量素子が２
５６個必要となる。同様に、１０ビットだと、単位容量
素子が１０２４個必要となる。このように、単位容量素
子の数はビット数に対して指数関数的に増加する。この
ため、従来の容量アレイによる電荷再配分の逐次比較型
Ａ／Ｄ変換回路は、半導体集積回路で実現しようとする
と、ビット数が大きくなるにつれてチップ面積を急激に
大きくするという欠点がある。また、このチップ面積の
増大はＡ／Ｄ変換の高精度比をも阻害する恐れがあると
いう欠点がある。
変換回路，特に容量アレイによる電荷再配分を用いた逐
次比較型Ａ／Ｄ変換回路は、変換のビット数が大きくな
ると多数の容量素子を必要とする。例えば、８ビットの
Ａ／Ｄ変換器の場合、単位容量値をＣとすると、１２８
Ｃ，６４Ｃ，３２Ｃ，１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，
Ｃの容量値を持つ各種の容量素子が必要である。しかる
に、通常、容量素子の相対比精度を上げるため、容量値
１２８Ｃの容量素子は容量値１２８Ｃを持つ容量素子を
１つ作るのではなく、容量値Ｃを持つ単位容量素子が２
５６個必要となる。同様に、１０ビットだと、単位容量
素子が１０２４個必要となる。このように、単位容量素
子の数はビット数に対して指数関数的に増加する。この
ため、従来の容量アレイによる電荷再配分の逐次比較型
Ａ／Ｄ変換回路は、半導体集積回路で実現しようとする
と、ビット数が大きくなるにつれてチップ面積を急激に
大きくするという欠点がある。また、このチップ面積の
増大はＡ／Ｄ変換の高精度比をも阻害する恐れがあると
いう欠点がある。
【００１５】本発明の目的は、かかるビット数の大小に
かかわらず、チップ面積を小さく抑えるとともに、高精
度のＡ／Ｄ変換を実現できるＡ／Ｄ変換回路を提供する
ことにある。
かかわらず、チップ面積を小さく抑えるとともに、高精
度のＡ／Ｄ変換を実現できるＡ／Ｄ変換回路を提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明のＡ／Ｄ変換回路
は、アナログ入力信号をサンプリングするサンプリング
手段と、第１の基準電位および第２の基準電位の間に
（Ｎ＋１）個の容量素子を直列に接続し且つ前記第１の
基準電位に接続される容量素子からＮ個は所定の容量値
を有するととも前記第２の基準電位に接続される１個は
前記所定の容量値の半分の容量値を有する容量列と、前
記容量列の各容量素子にそれぞれ並列に接続された（Ｎ
＋１）個のスイッチからなるスイッチ列と、前記所定の
容量値と同じ容量値を有したＮ個の容量素子からなる容
量群と、前記容量群のＮ個の容量素子の両電極に接続さ
れたスイッチ群と、前記容量群のＮ個の容量素子を前記
容量列を形成した前記容量素子の共通電極点と前記第２
の基準電位の間に接続する手段と、前記容量群のそれぞ
れの容量素子のどちらか一方に蓄えられている電荷に前
記アナログ信号をサンプリングした信号を順次加える演
算増幅手段と、前記演算増幅手段の出力を前記第２の基
準電位と比較する電圧比較回路とを有して構成される。
は、アナログ入力信号をサンプリングするサンプリング
手段と、第１の基準電位および第２の基準電位の間に
（Ｎ＋１）個の容量素子を直列に接続し且つ前記第１の
基準電位に接続される容量素子からＮ個は所定の容量値
を有するととも前記第２の基準電位に接続される１個は
前記所定の容量値の半分の容量値を有する容量列と、前
記容量列の各容量素子にそれぞれ並列に接続された（Ｎ
＋１）個のスイッチからなるスイッチ列と、前記所定の
容量値と同じ容量値を有したＮ個の容量素子からなる容
量群と、前記容量群のＮ個の容量素子の両電極に接続さ
れたスイッチ群と、前記容量群のＮ個の容量素子を前記
容量列を形成した前記容量素子の共通電極点と前記第２
の基準電位の間に接続する手段と、前記容量群のそれぞ
れの容量素子のどちらか一方に蓄えられている電荷に前
記アナログ信号をサンプリングした信号を順次加える演
算増幅手段と、前記演算増幅手段の出力を前記第２の基
準電位と比較する電圧比較回路とを有して構成される。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明の一実施例を示すＡ／Ｄ変換
回路図である。図１に示すように、本実施例は４ビット
のＡ／Ｄ変換の場合であるが、他のビット数のものにつ
いても同様である。本実施例における第１の端子１はア
ナログ入力（ＶＩ）が供給され、第２の端子２は基準電
位（ＶＲ）が印加される。また、容量素子Ｃ１〜Ｃ１１
はそれぞれの容量値が単位容量値をＣとしたとき、Ｃ１
〜Ｃ４は２Ｃ、Ｃ５〜Ｃ１１はＣであるとする。更に、
Ｓ１〜Ｓ１７はスイッチであり、この他に演算増幅回路
３と電圧比較回路４および電圧比較回路４の出力Ｖ０を
入力される逐次比較レジスタ（ＳＡＲ）及び制御回路５
とを有している。このＳＡＲ及び制御回路５の出力信号
（信号線は図示せず）により、スイッチＳ１〜Ｓ１７の
切り替え及びオン・オフが制御される。
回路図である。図１に示すように、本実施例は４ビット
のＡ／Ｄ変換の場合であるが、他のビット数のものにつ
いても同様である。本実施例における第１の端子１はア
ナログ入力（ＶＩ）が供給され、第２の端子２は基準電
位（ＶＲ）が印加される。また、容量素子Ｃ１〜Ｃ１１
はそれぞれの容量値が単位容量値をＣとしたとき、Ｃ１
〜Ｃ４は２Ｃ、Ｃ５〜Ｃ１１はＣであるとする。更に、
Ｓ１〜Ｓ１７はスイッチであり、この他に演算増幅回路
３と電圧比較回路４および電圧比較回路４の出力Ｖ０を
入力される逐次比較レジスタ（ＳＡＲ）及び制御回路５
とを有している。このＳＡＲ及び制御回路５の出力信号
（信号線は図示せず）により、スイッチＳ１〜Ｓ１７の
切り替え及びオン・オフが制御される。
【００１９】最初はサンプリングモードに入り、スイッ
チＳ９がＶＩ側に接続され且つスイッチＳ１０が接地側
に接続されるので、容量素子Ｃ１０にはアナログ入力Ｖ
Ｉに比例した電荷が蓄えられる。この時、接地側に接続
される電極の電荷Ｑは次の（７）式で表わされる。
チＳ９がＶＩ側に接続され且つスイッチＳ１０が接地側
に接続されるので、容量素子Ｃ１０にはアナログ入力Ｖ
Ｉに比例した電荷が蓄えられる。この時、接地側に接続
される電極の電荷Ｑは次の（７）式で表わされる。
【００２０】Ｑ＝−ＣＶＩ……（７） また、スイッチＳ１〜Ｓ８は接地側に切り替わり、スイ
ッチＳ１１がオン、スイッチＳ１２がオフ、スイッチＳ
１３〜Ｓ１７がオンして、容量素子Ｃ１〜Ｃ９およびＣ
１１に蓄えられていた電荷はゼロにリセットされる。
ッチＳ１１がオン、スイッチＳ１２がオフ、スイッチＳ
１３〜Ｓ１７がオンして、容量素子Ｃ１〜Ｃ９およびＣ
１１に蓄えられていた電荷はゼロにリセットされる。
【００２１】次に、電荷転送モードに入り、スイッチＳ
１１がオフし、スイッチＳ９は接地側に、スイッチＳ１
０は演算増幅回路３の反転入力側にそれぞれ接続され
る。この演算増幅回路３の反転入力端子は仮想接地点に
なっているので、容量素子Ｃ１０に蓄えれている電荷は
容量素子Ｃ１１に転送される。この時、演算増幅回路３
の出力電圧をＶＸ（１）とすると、この電圧ＶＸ（１）
は次の（８）式で表わされる。
１１がオフし、スイッチＳ９は接地側に、スイッチＳ１
０は演算増幅回路３の反転入力側にそれぞれ接続され
る。この演算増幅回路３の反転入力端子は仮想接地点に
なっているので、容量素子Ｃ１０に蓄えれている電荷は
容量素子Ｃ１１に転送される。この時、演算増幅回路３
の出力電圧をＶＸ（１）とすると、この電圧ＶＸ（１）
は次の（８）式で表わされる。
【００２２】ＶＸ（１）＝ＶＩ……（８） ここで、容量素子Ｃ６，Ｃ７，Ｃ８，Ｃ９がそれぞれ
（Ｃ１Ｃ２），（Ｃ２Ｃ３），（Ｃ３Ｃ４），（Ｃ４Ｃ
５）の共通電極側にスイッチＳ１〜Ｓ４を通してそれぞ
れ接続される電極の電位をそれぞれＶ１，Ｖ２，Ｖ３，
Ｖ４とし、しかもそこの蓄えられる電荷をそれぞれＱ
１，Ｑ２，Ｑ３，Ｑ４とする。このとき、スイッチＳ１
２がオン、スイッチＳ１３〜Ｓ１７がオフ、スイッチＳ
１〜Ｓ４は接地側からＶ１〜Ｖ４側に接続が切り替えら
れ、スイッチＳ５〜Ｓ８はそのままである。それ故、容
量素子Ｃ４からＣ５，Ｃ９を見た時の容量値は、容量素
子Ｃ５とＣ９が並列になったものであるので、２Ｃであ
る。また、容量素子Ｃ３からＣ４，Ｃ８側を見た時の容
量値は、容量素子Ｃ８とＣ４，Ｃ５，Ｃ９からなる合成
容量が並列になったものであるから、やはり２Ｃであ
る。同様に、容量素子Ｃ１からＣ２，Ｃ６側を見た時の
容量値も２Ｃである。従って、容量素子Ｃ６〜Ｃ９の電
極電位Ｖ１〜Ｖ４および蓄積電荷Ｑ１〜Ｑ４は、それぞ
れ次の（９）式〜（１２）式で表わされる。
（Ｃ１Ｃ２），（Ｃ２Ｃ３），（Ｃ３Ｃ４），（Ｃ４Ｃ
５）の共通電極側にスイッチＳ１〜Ｓ４を通してそれぞ
れ接続される電極の電位をそれぞれＶ１，Ｖ２，Ｖ３，
Ｖ４とし、しかもそこの蓄えられる電荷をそれぞれＱ
１，Ｑ２，Ｑ３，Ｑ４とする。このとき、スイッチＳ１
２がオン、スイッチＳ１３〜Ｓ１７がオフ、スイッチＳ
１〜Ｓ４は接地側からＶ１〜Ｖ４側に接続が切り替えら
れ、スイッチＳ５〜Ｓ８はそのままである。それ故、容
量素子Ｃ４からＣ５，Ｃ９を見た時の容量値は、容量素
子Ｃ５とＣ９が並列になったものであるので、２Ｃであ
る。また、容量素子Ｃ３からＣ４，Ｃ８側を見た時の容
量値は、容量素子Ｃ８とＣ４，Ｃ５，Ｃ９からなる合成
容量が並列になったものであるから、やはり２Ｃであ
る。同様に、容量素子Ｃ１からＣ２，Ｃ６側を見た時の
容量値も２Ｃである。従って、容量素子Ｃ６〜Ｃ９の電
極電位Ｖ１〜Ｖ４および蓄積電荷Ｑ１〜Ｑ４は、それぞ
れ次の（９）式〜（１２）式で表わされる。
【００２３】 Ｖ１＝ＶＲＣ１／（Ｃ１＋２Ｃ）＝ＶＲ／２，Ｑ１＝Ｃ６Ｖ１＝ＣＶＲ／２ ……（９） Ｖ２＝Ｖ１Ｃ２／（Ｃ２＋２Ｃ）＝ＶＲ／４，Ｑ２＝Ｃ７Ｖ２＝ＣＶＲ／４ ……（１０） Ｖ３＝Ｖ２Ｃ３／（Ｃ３＋２Ｃ）＝ＶＲ／８，Ｑ３＝Ｃ８Ｖ３＝ＣＶＲ／８ ……（１１） Ｖ４＝Ｖ３Ｃ４／（Ｃ４＋２Ｃ）＝ＶＲ／１６，Ｑ４＝Ｃ９Ｖ４＝ＣＶＲ／１ ６……（１２） この後、逐次比較モードに入る。先ず、スイッチＳ１〜
Ｓ４はオフとなるが、容量素子Ｃ６〜Ｃ９に蓄えれてい
る電荷Ｑ１〜Ｑ４は保存される。一方、逐次比較レジス
タ（ＳＡＲ）５は「１０００」、すなわちＭＳＢに
「１」がセットされ且つ２ＳＢ〜ＬＳＢに「０」がセッ
トされ、第１回の電荷転送が行なわれる。このとき、ス
イッチＳ１は演算増幅回路３の反転入力端子側に接続が
切り替わり、容量素子Ｃ６に蓄えられた電荷Ｑ１は容量
素子Ｃ１１に転送される。しかるに、電荷保存の法則か
ら、この時の演算増幅回路３の出力をＶＸ（２）とすれ
ば、 −ＣＶＸ（２）＝Ｑ＋Ｑ１＝−Ｃ（ＶＩ−ＶＲ／２）……（１３） となる。従って、出力ＶＸ（２）は次の（１４）式とな
る。
Ｓ４はオフとなるが、容量素子Ｃ６〜Ｃ９に蓄えれてい
る電荷Ｑ１〜Ｑ４は保存される。一方、逐次比較レジス
タ（ＳＡＲ）５は「１０００」、すなわちＭＳＢに
「１」がセットされ且つ２ＳＢ〜ＬＳＢに「０」がセッ
トされ、第１回の電荷転送が行なわれる。このとき、ス
イッチＳ１は演算増幅回路３の反転入力端子側に接続が
切り替わり、容量素子Ｃ６に蓄えられた電荷Ｑ１は容量
素子Ｃ１１に転送される。しかるに、電荷保存の法則か
ら、この時の演算増幅回路３の出力をＶＸ（２）とすれ
ば、 −ＣＶＸ（２）＝Ｑ＋Ｑ１＝−Ｃ（ＶＩ−ＶＲ／２）……（１３） となる。従って、出力ＶＸ（２）は次の（１４）式とな
る。
【００２４】ＶＸ（２）＝ＶＩ−ＶＲ／２……（１４） そこで、ＶＩ〉ＶＲ／２であれば、電圧比較回路４の出
力「１」が得られ、逆にＶＩ〈ＶＲ／２であれば電圧比
較回路４の出力「０」が得られる。これにより、前述し
た容量アレイによる電荷再配分を用いたＡ／Ｄ変換回路
と同様にしてＭＳＢの値が決定する。
力「１」が得られ、逆にＶＩ〈ＶＲ／２であれば電圧比
較回路４の出力「０」が得られる。これにより、前述し
た容量アレイによる電荷再配分を用いたＡ／Ｄ変換回路
と同様にしてＭＳＢの値が決定する。
【００２５】次に、決定したＭＳＢが「１」であった場
合の逐次比較レジスタ（ＳＡＲ）は「１１００」、また
「０」であった場合のＳＡＲは「０１００」となる。す
なわち、ＳＡＲのＭＳＢには第１回の電荷転送により決
定したＭＳＢの値がセットされ、また２ＳＢには「１」
が新しくセットされ、第２回の電荷転送が開始される。
例えば、ＳＡＲが「１１００」の場合には、スイッチＳ
２に演算増幅回路３の反転入力端子側に接続が切り替わ
るので、容量素子Ｃ７に蓄えられた電荷Ｑ２が容量素子
Ｃ１１に転送される。やはり、電荷保存の法則から、こ
の時の演算増幅回路３の出力をＶＸ（３）とすれば、 −ＣＶＸ（３）＝Ｑ＋Ｑ１＋Ｑ２＝−Ｃ（ＶＩ−３ＶＲ／４）……（１５） となる。従って、この（１５）式に基づき次の（１６）
式が得られる。
合の逐次比較レジスタ（ＳＡＲ）は「１１００」、また
「０」であった場合のＳＡＲは「０１００」となる。す
なわち、ＳＡＲのＭＳＢには第１回の電荷転送により決
定したＭＳＢの値がセットされ、また２ＳＢには「１」
が新しくセットされ、第２回の電荷転送が開始される。
例えば、ＳＡＲが「１１００」の場合には、スイッチＳ
２に演算増幅回路３の反転入力端子側に接続が切り替わ
るので、容量素子Ｃ７に蓄えられた電荷Ｑ２が容量素子
Ｃ１１に転送される。やはり、電荷保存の法則から、こ
の時の演算増幅回路３の出力をＶＸ（３）とすれば、 −ＣＶＸ（３）＝Ｑ＋Ｑ１＋Ｑ２＝−Ｃ（ＶＩ−３ＶＲ／４）……（１５） となる。従って、この（１５）式に基づき次の（１６）
式が得られる。
【００２６】 ＶＸ（３）＝ＶＩ−３ＶＲ／４……（１６） そこで、ＶＩ〉３ＶＲ／４であれば、電圧比較回路４の
出力は「１」が得られ、またＶＩ〈３ＶＲ／４であれ
ば、電圧比較回路４の出力は「０」が得られ、２ＳＢの
値が決定する。
出力は「１」が得られ、またＶＩ〈３ＶＲ／４であれ
ば、電圧比較回路４の出力は「０」が得られ、２ＳＢの
値が決定する。
【００２７】また、ＳＡＲが「０１００」の場合には、
スイッチＳ２は接地側に、スイッチＳ２は接地側に、ス
イッチＳ５は演算増幅回路３の反転入力端子側に接続が
それぞれ切り替わるので、容量素子Ｃ７に蓄えられた電
荷−Ｑ２が容量素子Ｃ１１に転送される。やはり、電荷
保存の法則から、この時の演算増幅回路３の出力をＶＸ
（３）とすれば、 −ＣＶＸ（３）＝Ｑ＋Ｑ１−Ｑ２＝−Ｃ（ＶＩ−ＶＲ／４）……（１７） となる。従って、この（１７）式より、次の（１８）式
が得られる。
スイッチＳ２は接地側に、スイッチＳ２は接地側に、ス
イッチＳ５は演算増幅回路３の反転入力端子側に接続が
それぞれ切り替わるので、容量素子Ｃ７に蓄えられた電
荷−Ｑ２が容量素子Ｃ１１に転送される。やはり、電荷
保存の法則から、この時の演算増幅回路３の出力をＶＸ
（３）とすれば、 −ＣＶＸ（３）＝Ｑ＋Ｑ１−Ｑ２＝−Ｃ（ＶＩ−ＶＲ／４）……（１７） となる。従って、この（１７）式より、次の（１８）式
が得られる。
【００２８】 ＶＸ（３）＝ＶＩ−ＶＲ／４……（１８） また、ＶＩ〉ＶＲ／４であれば、電圧比較回路４の出力
が「１」となり、更にＶＩ〈ＶＲ／４であれば電圧比較
回路４の出力が「０」となり、２ＳＢの値が決定する。
が「１」となり、更にＶＩ〈ＶＲ／４であれば電圧比較
回路４の出力が「０」となり、２ＳＢの値が決定する。
【００２９】以下、同様に３ＳＢ・ＬＳＢの値が決定す
る。
る。
【００３０】以上述べたように、本実施例は前述した逐
次比較動作と同じ動作であり、また回路全体で必要な容
量は変換のビット数をＮとすると、３Ｎ＋３で表わされ
る。従って、前述した容量アレイによる電荷再配分型の
Ａ／Ｄ変換回路は必要とする容量が指数関数的に増加し
ているのに対して、本実施例のＡ／Ｄ変換回路はリニア
に増加するのにとどまり、変換のビット数が大きくなっ
た時にもチップ面積が大きくなるの抑えることができ
る。
次比較動作と同じ動作であり、また回路全体で必要な容
量は変換のビット数をＮとすると、３Ｎ＋３で表わされ
る。従って、前述した容量アレイによる電荷再配分型の
Ａ／Ｄ変換回路は必要とする容量が指数関数的に増加し
ているのに対して、本実施例のＡ／Ｄ変換回路はリニア
に増加するのにとどまり、変換のビット数が大きくなっ
た時にもチップ面積が大きくなるの抑えることができ
る。
【００３１】図２は本発明の他の実施例を示すＡ／Ｄ変
換回路図である。図２に示すように、本実施例は前述し
た図１の一実施例と比較すると、電圧比較回路４を用い
る代りに、スイッチＳ１８，Ｓ１９と、容量素子Ｃ１２
と、インバータ回路６とを用いたことにあり、インバー
タ回路６と、容量素子Ｃ１２およびスイッチＳ１９と
は、チョッパー型の電圧比較回路を構成している。その
他は図１と同様である。従って、チョッパー型電圧比較
回路の動作のみを以下に説明する。
換回路図である。図２に示すように、本実施例は前述し
た図１の一実施例と比較すると、電圧比較回路４を用い
る代りに、スイッチＳ１８，Ｓ１９と、容量素子Ｃ１２
と、インバータ回路６とを用いたことにあり、インバー
タ回路６と、容量素子Ｃ１２およびスイッチＳ１９と
は、チョッパー型の電圧比較回路を構成している。その
他は図１と同様である。従って、チョッパー型電圧比較
回路の動作のみを以下に説明する。
【００３２】まず、サンプリングモードに入ると、スイ
ッチＳ１９がオンしてインバータ回路６がそのスレッシ
ュホルド電圧（ＶＴ）に自己バイアスされる。また、ス
イッチＳ１８は接地側に接続される。ここで、インバー
タ回路６のゲート電圧をＶＧ（１）とすれば、ＶＧ
（１）＝ＶＴであるので、インバータ回路６のゲートに
接続される容量素子Ｃ１２の電極に蓄えられる電荷をＱ
Ｇとすると、ＱＧ＝ＶＧ（１）＝ＶＴの電荷が蓄えられ
る。ただし、容量素子Ｃ１２の容量値は１とする。
ッチＳ１９がオンしてインバータ回路６がそのスレッシ
ュホルド電圧（ＶＴ）に自己バイアスされる。また、ス
イッチＳ１８は接地側に接続される。ここで、インバー
タ回路６のゲート電圧をＶＧ（１）とすれば、ＶＧ
（１）＝ＶＴであるので、インバータ回路６のゲートに
接続される容量素子Ｃ１２の電極に蓄えられる電荷をＱ
Ｇとすると、ＱＧ＝ＶＧ（１）＝ＶＴの電荷が蓄えられ
る。ただし、容量素子Ｃ１２の容量値は１とする。
【００３３】次に電荷転送モードは上述したサンプリン
グモードと同じ状態である。
グモードと同じ状態である。
【００３４】更に、逐次比較モードでは、スイッチＳ１
９がオフとなり、スイッチＳ１８が接地側から演算増幅
回路３の出力側に接続が切り替わる。この時のインバー
タ回路６のゲート電圧をＶＧ（２）とすれば、電荷保存
の法則と前述した（１４）式より、その電荷は次の（１
９）式となる。
９がオフとなり、スイッチＳ１８が接地側から演算増幅
回路３の出力側に接続が切り替わる。この時のインバー
タ回路６のゲート電圧をＶＧ（２）とすれば、電荷保存
の法則と前述した（１４）式より、その電荷は次の（１
９）式となる。
【００３５】 ＱＧ＝ＶＧ（２）−ＶＸ（２）＝ＶＧ（２）−ＶＩ＋ＶＲ／２＝ＶＴ……（１ ９） これより、ゲート電圧ＶＧ（２）は、次の（２０）式で
表わされる。
表わされる。
【００３６】 ＶＧ（２）＝ＶＴ＋（ＶＩ−ＶＲ／２）……（２０） 従って、ＶＩ〉ＶＲ／２であれば、インバータ回路６の
出力は「０」が得られ、また、ＶＩ〈ＶＲ／２であれ
ば、インバータ回路６の出力は「１」が得られる。本実
施例は前述した一実施例と電圧比較回路の出力が逆であ
るものの、同じようにＭＳＢの値を決めることができ
る。以下同様に、２ＳＢ〜ＬＳＢまでを決める。
出力は「０」が得られ、また、ＶＩ〈ＶＲ／２であれ
ば、インバータ回路６の出力は「１」が得られる。本実
施例は前述した一実施例と電圧比較回路の出力が逆であ
るものの、同じようにＭＳＢの値を決めることができ
る。以下同様に、２ＳＢ〜ＬＳＢまでを決める。
【００３７】前述した一実施例における電圧比較回路４
に差動増幅型を用いる場合は、一般にオフセット電圧を
持っているが、本実施例の電圧比較回路はチョッパー型
のものを用いるので、オフセット電圧の影響を無くすこ
とができる。
に差動増幅型を用いる場合は、一般にオフセット電圧を
持っているが、本実施例の電圧比較回路はチョッパー型
のものを用いるので、オフセット電圧の影響を無くすこ
とができる。
【００３８】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換回路はビット数が大きくなっても、必要とされる容量
素子の数をビット数に比例させることができるので、チ
ップ面積を小さく抑え且つ高精度のＡ／Ｄ変換を実現で
きるという効果がある。
換回路はビット数が大きくなっても、必要とされる容量
素子の数をビット数に比例させることができるので、チ
ップ面積を小さく抑え且つ高精度のＡ／Ｄ変換を実現で
きるという効果がある。
【図１】本発明の一実施例を示すＡ／Ｄ変換回路図であ
る。
る。
【図２】本発明の他の実施例を示すＡ／Ｄ変換回路図で
ある。
ある。
【図３】従来の一例を示すＡ／Ｄ変換回路図である。
１ 第１の端子（アナログ信号入力端子） ２ 第２の端子（基準電圧供給端子） ３ 演算増幅回路 ４ 電圧比較回路 ５ 逐次比較レジスタ及び制御回路 ６ インバータ回路 Ｓ１〜Ｓ１９ スイッチ Ｃ１〜Ｃ１２ 容量素子
Claims (1)
- 【請求項１】 アナログ入力信号をサンプリングするサ
ンプリング手段と、第１の基準電位および第２の基準電
位の間に（Ｎ＋１）個の容量素子を直列に接続し且つ前
記第１の基準電位に接続される容量素子からＮ個は所定
の容量値を有するととも前記第２の基準電位に接続され
る１個は前記所定の容量値の半分の容量値を有する容量
列と、前記容量列の各容量素子にそれぞれ並列に接続さ
れた（Ｎ＋１）個のスイッチからなるスイッチ列と、前
記所定の容量値と同じ容量値を有したＮ個の容量素子か
らなる容量群と、前記容量群のＮ個の容量素子の両電極
に接続されたスイッチ群と、前記容量群のＮ個の容量素
子を前記容量列を形成した前記容量素子の共通電極点と
前記第２の基準電位の間に接続する手段と、前記容量群
のそれぞれの容量素子のどちらか一方に蓄えられている
電荷に前記アナログ信号をサンプリングした信号を順次
加える演算増幅手段と、前記演算増幅手段の出力を前記
第２の基準電位と比較する電圧比較回路とを有すること
を特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23754291A JPH0575464A (ja) | 1991-09-18 | 1991-09-18 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23754291A JPH0575464A (ja) | 1991-09-18 | 1991-09-18 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575464A true JPH0575464A (ja) | 1993-03-26 |
Family
ID=17016877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23754291A Pending JPH0575464A (ja) | 1991-09-18 | 1991-09-18 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261613A (ja) * | 2001-02-27 | 2002-09-13 | Hamamatsu Photonics Kk | Ａ／ｄ変換回路および固体撮像装置 |
| EP1763140A1 (en) | 2005-09-08 | 2007-03-14 | Marvell World Trade Ltd | Capacitive digital to analog and analog to digital converters |
| US7969491B2 (en) | 2000-08-03 | 2011-06-28 | Hamamatsu Photonics K.K. | Light detection apparatus |
-
1991
- 1991-09-18 JP JP23754291A patent/JPH0575464A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7969491B2 (en) | 2000-08-03 | 2011-06-28 | Hamamatsu Photonics K.K. | Light detection apparatus |
| JP2002261613A (ja) * | 2001-02-27 | 2002-09-13 | Hamamatsu Photonics Kk | Ａ／ｄ変換回路および固体撮像装置 |
| WO2002073808A1 (fr) * | 2001-02-27 | 2002-09-19 | Hamamatsu Photonics K.K. | Circuit numeriseur et dispositif d'imagerie de solide |
| EP1763140A1 (en) | 2005-09-08 | 2007-03-14 | Marvell World Trade Ltd | Capacitive digital to analog and analog to digital converters |
| EP1763140B1 (en) * | 2005-09-08 | 2017-05-10 | Marvell World Trade Ltd. | Capacitive digital to analog and analog to digital converters |
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