JP2744021B2 - 差分形アナログ・ディジタル変換器及びアナログ・ディジタル変換方法 - Google Patents
差分形アナログ・ディジタル変換器及びアナログ・ディジタル変換方法Info
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- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
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Description
【発明の詳細な説明】 産業上の利用分野 この発明はA/D変換器、更に具体的に云えば、入力差
分信号を利用した電荷再分配形A/D変換器に関する。
分信号を利用した電荷再分配形A/D変換器に関する。
従来の技術及び問題点 従来、アナログ・ディジタル及びディジタル・アナロ
グ変換器は、キャパシタの周期的な充電及び放電に基づ
く単純な解決策を利用していた。これはシャノン・ラッ
ク形復号器と呼ばれることがある。こういう形式の復号
器は定電流源を用い、それを利用して、スイッチを介し
てキャパシタを充電する。ディジタル・アナログ変換で
は、多数の切換えサイクルの後、キャパシタの出力がア
ナログ値を表わす。復号器の動作を２進入力と同期させ
る為にクロックが必要である。キャパシタの電圧が各々
の半周期に放電によって半分になる様に保証する為、キ
ャパシタが充電及び放電される各々の期間の間、加重係
数を用いる。タイミングや、精度が高くてドリフトの小
さい部品を必要とすること、並びに直列ディジタル入力
という様な実際的な問題がある為、この様な変換器が広
く用いられることは無かった。
グ変換器は、キャパシタの周期的な充電及び放電に基づ
く単純な解決策を利用していた。これはシャノン・ラッ
ク形復号器と呼ばれることがある。こういう形式の復号
器は定電流源を用い、それを利用して、スイッチを介し
てキャパシタを充電する。ディジタル・アナログ変換で
は、多数の切換えサイクルの後、キャパシタの出力がア
ナログ値を表わす。復号器の動作を２進入力と同期させ
る為にクロックが必要である。キャパシタの電圧が各々
の半周期に放電によって半分になる様に保証する為、キ
ャパシタが充電及び放電される各々の期間の間、加重係
数を用いる。タイミングや、精度が高くてドリフトの小
さい部品を必要とすること、並びに直列ディジタル入力
という様な実際的な問題がある為、この様な変換器が広
く用いられることは無かった。
シャノン・ラック形復号器に使われる電荷加重の考え
をモノリシックで集積する様に合わせた現代版が、電荷
再分配形復号器の考えである。この復号器では、精度の
高いキャパシタ（例えば、MOSキャパシタ）に於ける損
失を最小限にして、中間結果をダイナミックに記憶し、
MOSFETスイッチにより、１つのキャパシタから別のキャ
パシタへ移す。広く用いられている電荷再分配形変換器
の１つの方式が、順次近似に基づいている。この方式
は、主に２進法の重みの値を持つキャパシタを利用し、
全てのキャパシタの上側極板を比較器の一方の入力に接
続し、下側極板を種々の電圧の間で切換える。種々のス
イッチの方向が、補助論理回路を通じて、比較器によっ
て制御される。
をモノリシックで集積する様に合わせた現代版が、電荷
再分配形復号器の考えである。この復号器では、精度の
高いキャパシタ（例えば、MOSキャパシタ）に於ける損
失を最小限にして、中間結果をダイナミックに記憶し、
MOSFETスイッチにより、１つのキャパシタから別のキャ
パシタへ移す。広く用いられている電荷再分配形変換器
の１つの方式が、順次近似に基づいている。この方式
は、主に２進法の重みの値を持つキャパシタを利用し、
全てのキャパシタの上側極板を比較器の一方の入力に接
続し、下側極板を種々の電圧の間で切換える。種々のス
イッチの方向が、補助論理回路を通じて、比較器によっ
て制御される。
変換過程は実質的に３つの工程、即ち標本化工程、保
持工程及び再分配工程に分けて行なわれる。標本化工程
では、キャパシタの上側極板を普通はアース又は或る適
当なサンプル基準電圧に接続し、下側極板を入力電圧に
接続する。この結果、下側極板には、入力電圧に比例す
る電圧が記憶される。保持工程では、上側極板を電気的
に隔離し、下側極板を普通はアース又は或る適当な保持
基準電圧に接続する。上側極板の電荷が保存されるか
ら、その電位が入力電圧に負の符号を付したものにな
る。変換又は「再分配」工程では、上側極板の電圧が予
定の電圧に達するまで、各々のキャパシタの下側極板を
再分配基準電圧又はアースに逐次的に接続することによ
り、各々の個別のビットを試験する。この予定の電圧に
達する時が、普通は比較器の引外し点である。
持工程及び再分配工程に分けて行なわれる。標本化工程
では、キャパシタの上側極板を普通はアース又は或る適
当なサンプル基準電圧に接続し、下側極板を入力電圧に
接続する。この結果、下側極板には、入力電圧に比例す
る電圧が記憶される。保持工程では、上側極板を電気的
に隔離し、下側極板を普通はアース又は或る適当な保持
基準電圧に接続する。上側極板の電荷が保存されるか
ら、その電位が入力電圧に負の符号を付したものにな
る。変換又は「再分配」工程では、上側極板の電圧が予
定の電圧に達するまで、各々のキャパシタの下側極板を
再分配基準電圧又はアースに逐次的に接続することによ
り、各々の個別のビットを試験する。この予定の電圧に
達する時が、普通は比較器の引外し点である。
電荷再分配形変換器は、比較器の差動入力に正及び負
のキャパシタ・アレイを接続した差動形式を利用しても
設計されている。これは完全差分形電荷再分配形A/D変
換器になり、これは入力差分信号を受取って、電源雑音
の排除がよくなると共に、雑音に対する性能がよくな
る。然し、完全差分形構成の１つの欠点は、共通モード
の入力電圧が比較的高くなることがあり、この電圧が比
較器の正及びの負の入力に印加されることである。比較
器の出力は差電圧にだけ応答する。その結果、入力の共
通モードの範囲が電源電圧より小さい他に、この差分形
構成が受取る入力差分信号は電源電圧より小さいのが普
通である。
のキャパシタ・アレイを接続した差動形式を利用しても
設計されている。これは完全差分形電荷再分配形A/D変
換器になり、これは入力差分信号を受取って、電源雑音
の排除がよくなると共に、雑音に対する性能がよくな
る。然し、完全差分形構成の１つの欠点は、共通モード
の入力電圧が比較的高くなることがあり、この電圧が比
較器の正及びの負の入力に印加されることである。比較
器の出力は差電圧にだけ応答する。その結果、入力の共
通モードの範囲が電源電圧より小さい他に、この差分形
構成が受取る入力差分信号は電源電圧より小さいのが普
通である。
比較器を種々の共通モードの電圧で動作させると、ア
ナログ・ディジタル変換のオフセット誤差が変動するこ
とがある。通常、比較器のオフセット電圧は変換のオフ
セット誤差となって現われる。勿論、これは種々の方式
によって補償することができる。然し、オフセット誤差
が共通モードの入力電圧の関数である場合、普通の比較
器ではそう云う場合が普通であるが、これによって共通
モードの入力電圧による誤差が生ずる。従って、変換過
程に於ける誤差量を最小限に抑えると共に、共通モード
の入力電圧の値による入力電圧の変化の制約を少なくし
た回路に対する要望がある。
ナログ・ディジタル変換のオフセット誤差が変動するこ
とがある。通常、比較器のオフセット電圧は変換のオフ
セット誤差となって現われる。勿論、これは種々の方式
によって補償することができる。然し、オフセット誤差
が共通モードの入力電圧の関数である場合、普通の比較
器ではそう云う場合が普通であるが、これによって共通
モードの入力電圧による誤差が生ずる。従って、変換過
程に於ける誤差量を最小限に抑えると共に、共通モード
の入力電圧の値による入力電圧の変化の制約を少なくし
た回路に対する要望がある。
問題点を解決するための手段及び作用 この発明は差分形アナログ・ディジタル変換器を提供
する。このA/D変換器は、２進法の重みを持つキャパシ
タの正及び負のアレイを持ち、その上側極板が比較器の
差動入力に接続される。キャパシタによって差分入力電
圧を標本化し、キャパシタの上側極板にはアナログ差分
入力電圧に比例する差電圧が印加される様にする。この
入力電圧の内の共通モードの電圧を入力信号電圧に無関
係な予定の値にシフトする。その後、順次近似方式に従
ってキャパシタの電荷を再分配する。
する。このA/D変換器は、２進法の重みを持つキャパシ
タの正及び負のアレイを持ち、その上側極板が比較器の
差動入力に接続される。キャパシタによって差分入力電
圧を標本化し、キャパシタの上側極板にはアナログ差分
入力電圧に比例する差電圧が印加される様にする。この
入力電圧の内の共通モードの電圧を入力信号電圧に無関
係な予定の値にシフトする。その後、順次近似方式に従
ってキャパシタの電荷を再分配する。
この発明の別の実施例は、差分入力電圧をキャパシタ
の下側極板で標本化し、差分入力信号の共通モードの電
圧を測定して、キャパシタの上側極板に印加する。その
後、キャパシタの下側極板を基準電圧に接続して、キャ
パシタの上側極板に加わる共通モードの電圧を予定の共
通モードの基準電圧にシフトする。この共通モードの基
準電圧は差分入力電圧に無関係である。
の下側極板で標本化し、差分入力信号の共通モードの電
圧を測定して、キャパシタの上側極板に印加する。その
後、キャパシタの下側極板を基準電圧に接続して、キャ
パシタの上側極板に加わる共通モードの電圧を予定の共
通モードの基準電圧にシフトする。この共通モードの基
準電圧は差分入力電圧に無関係である。
この発明の別の実施例では、共通モードの入力電圧を
アース以外の電圧に設定して、キャパシタの下側極板を
ゼロ基準電圧と正の基準電圧の間で変えることができる
様にする。これによって、順次近似方式に従ってビット
を試験する際、各々のキャパシタに一杯の基準電圧を印
加することができる。これによって、最下位ビットを試
験する時、一層大きな歩進が得られる。
アース以外の電圧に設定して、キャパシタの下側極板を
ゼロ基準電圧と正の基準電圧の間で変えることができる
様にする。これによって、順次近似方式に従ってビット
を試験する際、各々のキャパシタに一杯の基準電圧を印
加することができる。これによって、最下位ビットを試
験する時、一層大きな歩進が得られる。
この発明の別の実施例では、標本化工程の間、キャパ
シタの上側極板を比較器の差分入力から切離す。その
後、比較器の差分入力を、標本化時間の間、予定の基準
電圧に設定する。標本化の後、並びにキャパシタの上側
極板の差分電圧に関連する共通モードの電圧が最終的な
共通モードの入力電圧になった後、キャパシタの上側極
板を比較器の差分入力に接続し、その後キャパシタに電
荷を再分配する。
シタの上側極板を比較器の差分入力から切離す。その
後、比較器の差分入力を、標本化時間の間、予定の基準
電圧に設定する。標本化の後、並びにキャパシタの上側
極板の差分電圧に関連する共通モードの電圧が最終的な
共通モードの入力電圧になった後、キャパシタの上側極
板を比較器の差分入力に接続し、その後キャパシタに電
荷を再分配する。
この発明では、キャパシタに対する電荷の再分配が、
比較器に対する共通モードの入力電圧を予定の基準電圧
に置いて行なう点で、技術的な利点が得られる。この予
定の共通モードの入力電圧は、差分入力電圧の共通モー
ドのレベルに無関係である。この為、比較器は常に予定
の共通モードの入力で動作することができる。入力電圧
信号を標本化する際に生ずる共通モードの入力電圧の変
化が、比較器の入力に変換されて入ることが禁止される
点で、別の技術的な利点が得られる。従って、比較器の
入力に加えられる可能性のある最大の電圧変化が制限さ
れ、従って、大きな共通モードの電圧変化の結果として
起こる様なオフセット誤差が減少する。電荷を再分配す
る再、キャパシタの下側極板をゼロ基準電圧と正の基準
電圧の間に接続して、キャパシタの下側極板に一杯の基
準電圧を印加することができる様にすることにより、こ
の発明の更に別の技術的な利点が得られる。
比較器に対する共通モードの入力電圧を予定の基準電圧
に置いて行なう点で、技術的な利点が得られる。この予
定の共通モードの入力電圧は、差分入力電圧の共通モー
ドのレベルに無関係である。この為、比較器は常に予定
の共通モードの入力で動作することができる。入力電圧
信号を標本化する際に生ずる共通モードの入力電圧の変
化が、比較器の入力に変換されて入ることが禁止される
点で、別の技術的な利点が得られる。従って、比較器の
入力に加えられる可能性のある最大の電圧変化が制限さ
れ、従って、大きな共通モードの電圧変化の結果として
起こる様なオフセット誤差が減少する。電荷を再分配す
る再、キャパシタの下側極板をゼロ基準電圧と正の基準
電圧の間に接続して、キャパシタの下側極板に一杯の基
準電圧を印加することができる様にすることにより、こ
の発明の更に別の技術的な利点が得られる。
この発明とその利点が実によく理解されるように、次
に図面について説明する。
に図面について説明する。
実 施 例 第１図には、この発明を利用した完全差分形電荷再分
配形アナログ・ディジタル変換器（A/D）の回路図が示
されている。A/D変換器は、正の入力V+及び負の入力V-
を持つ差動増幅器10を有する。増幅器10のV+入力が２進
法の重みを持つキャパシタの正のアレイに接続され、V-
入力が２進法の重みを持つキャパシタの負のアレイに接
続される。例として、５ビットのA/D変換器を説明す
る。
配形アナログ・ディジタル変換器（A/D）の回路図が示
されている。A/D変換器は、正の入力V+及び負の入力V-
を持つ差動増幅器10を有する。増幅器10のV+入力が２進
法の重みを持つキャパシタの正のアレイに接続され、V-
入力が２進法の重みを持つキャパシタの負のアレイに接
続される。例として、５ビットのA/D変換器を説明す
る。
正及び負のアレイは何れも２進法の重み、即ち、C,C/
2,…C/2n-1を持つキャパシタで夫々作られる。C/2n-1の
値を持つキャパシタが２つあり、この為、（ｎ＋１）個
のキャパシタの合計静電容量は2Cである。５ビットの例
では、キャパシタはC,C/2,C/4,…C/16の値である。
2,…C/2n-1を持つキャパシタで夫々作られる。C/2n-1の
値を持つキャパシタが２つあり、この為、（ｎ＋１）個
のキャパシタの合計静電容量は2Cである。５ビットの例
では、キャパシタはC,C/2,C/4,…C/16の値である。
正のアレイにある各々のキャパシタが共通の上側極板
12に接続され、キャパシタC,C/2,…C/8,C/16の各々の下
側極板が夫々２入力スイッチ14,16,18,20,22,24に接続
される。上側極板12が増幅器10のV+入力に接続される。
スイッチ14乃至24の各々は、線26を介してアースに、又
は線30を介してスイッチ28の入力に片側が接続される様
に作用し得る。スイッチ28は電圧＋ＶR/2又はVIN+に接
続される様に作用し得る。
12に接続され、キャパシタC,C/2,…C/8,C/16の各々の下
側極板が夫々２入力スイッチ14,16,18,20,22,24に接続
される。上側極板12が増幅器10のV+入力に接続される。
スイッチ14乃至24の各々は、線26を介してアースに、又
は線30を介してスイッチ28の入力に片側が接続される様
に作用し得る。スイッチ28は電圧＋ＶR/2又はVIN+に接
続される様に作用し得る。
同様に負のアレイのキャパシタC/2,…C/16の上側極板
が共通の上側極板32に接続され、下側極板は夫々スイッ
チ34,36,38,40,42,44に接続される。下側極板32が増幅
器10のV-入力に接続される。スイッチ34乃至44はスイッ
チ14乃至24と同様である。スイッチ34乃至44はアース線
46に又は線50を介してスイッチ48のに入力に接続される
様に作用し得る。スイッチ48は電圧−ＶR/2又は入力電
圧VIN-の何れかに接続される様に作用し得る。
が共通の上側極板32に接続され、下側極板は夫々スイッ
チ34,36,38,40,42,44に接続される。下側極板32が増幅
器10のV-入力に接続される。スイッチ34乃至44はスイッ
チ14乃至24と同様である。スイッチ34乃至44はアース線
46に又は線50を介してスイッチ48のに入力に接続される
様に作用し得る。スイッチ48は電圧−ＶR/2又は入力電
圧VIN-の何れかに接続される様に作用し得る。
VIN+端子及びVIN-端子の間に限定される差分入力電圧
が直列接続の２つの抵抗52,54の両端に印加される。抵
抗52,54が分圧器として接続され、それらの値は相等し
く、その接続点に於ける値が、入力の共通モードの電圧
VICMに等しい。この電圧が利得１の増幅器58を介して節
56に入力される。増幅器58は単にバッファとして作用
し、これは随意選択である。節56がスイッチ60を介して
正のアレイにある上側極板12に接続されると共に、スイ
ッチ62を介して負のアレイの上側極板32に接続される。
スイッチ60,62は選択的に開閉することができる。
が直列接続の２つの抵抗52,54の両端に印加される。抵
抗52,54が分圧器として接続され、それらの値は相等し
く、その接続点に於ける値が、入力の共通モードの電圧
VICMに等しい。この電圧が利得１の増幅器58を介して節
56に入力される。増幅器58は単にバッファとして作用
し、これは随意選択である。節56がスイッチ60を介して
正のアレイにある上側極板12に接続されると共に、スイ
ッチ62を介して負のアレイの上側極板32に接続される。
スイッチ60,62は選択的に開閉することができる。
変換過程は３工程に分けて行なわれる。１番目の工程
は「標本化モード」であり、２番目の工程は「保持モー
ド」であり、３番目の工程は「再分配モード」である。
第１図の回路にあるスイッチは標本化モードにある状態
を示してある。このモードでは、上側極板12,32が夫々
スイッチ60,62を介して節56に接続される。正のアレイ
にあるキャパシタの下側極板がスイッチ14乃至24を介し
て線30に接続され、線30がスイッチ28を介してVIN+端子
に接続される。負のアレイにあるキャパシタの下側極板
がスイッチ34乃至44を介して線50に接続され、線50がス
イッチ48を介してVIN-入力端子に接続される。この結
果、正のアレイにあるキャパシタの下側極板は電圧VIN+
にあり、負のアレイにあるキャパシタの下側極板は電圧
VIN-に接続される。夫々正及び負のアレイにあるキャパ
シタの上側極板12,32が入力信号の共通モードの電圧V
ICMに接続される。従って、標本化モードでは、夫々正
及び負のアレイにある上側極板12,32の電圧が、入力信
号の共通モードの電圧に等しい。この結果、正のアレイ
にあるキャパシタには−1/2VDの電圧がかかり、負のア
レイにあるキャパシタには＋1/2VDの電圧がかかる。
は「標本化モード」であり、２番目の工程は「保持モー
ド」であり、３番目の工程は「再分配モード」である。
第１図の回路にあるスイッチは標本化モードにある状態
を示してある。このモードでは、上側極板12,32が夫々
スイッチ60,62を介して節56に接続される。正のアレイ
にあるキャパシタの下側極板がスイッチ14乃至24を介し
て線30に接続され、線30がスイッチ28を介してVIN+端子
に接続される。負のアレイにあるキャパシタの下側極板
がスイッチ34乃至44を介して線50に接続され、線50がス
イッチ48を介してVIN-入力端子に接続される。この結
果、正のアレイにあるキャパシタの下側極板は電圧VIN+
にあり、負のアレイにあるキャパシタの下側極板は電圧
VIN-に接続される。夫々正及び負のアレイにあるキャパ
シタの上側極板12,32が入力信号の共通モードの電圧V
ICMに接続される。従って、標本化モードでは、夫々正
及び負のアレイにある上側極板12,32の電圧が、入力信
号の共通モードの電圧に等しい。この結果、正のアレイ
にあるキャパシタには−1/2VDの電圧がかかり、負のア
レイにあるキャパシタには＋1/2VDの電圧がかかる。
「保持モード」では、スイッチ60,62を開き、スイッ
チ14乃至24がアース線26に接続されて、正のアレイにあ
るキャパシタの下側極板をアースし、スイッチ34乃至44
がアース線46に接続されて、負のアレイにあるキャパシ
タの下側極板をアースに接続する。この形式が第２図に
示されている。スイッチ28及び48が夫々電圧＋ＶR/2及
び−ＶR/2に接続される。洩れがない場合、正のアレイ
にあるキャパシタの電荷が一定のままであり、その為、
正のアレイにあるキャパシタの両端の電圧は1/2VDに等
しく、増幅器10の正の入力の電圧は次の様になる。
チ14乃至24がアース線26に接続されて、正のアレイにあ
るキャパシタの下側極板をアースし、スイッチ34乃至44
がアース線46に接続されて、負のアレイにあるキャパシ
タの下側極板をアースに接続する。この形式が第２図に
示されている。スイッチ28及び48が夫々電圧＋ＶR/2及
び−ＶR/2に接続される。洩れがない場合、正のアレイ
にあるキャパシタの電荷が一定のままであり、その為、
正のアレイにあるキャパシタの両端の電圧は1/2VDに等
しく、増幅器10の正の入力の電圧は次の様になる。
V+＝−1/2VD 同様に、増幅器10の負の入力に対する入力電圧は次の
様になる。
様になる。
V-＝＋1/2VD 利得Ａを持つ増幅器10の出力は次の様になる。
VOUT＝Ａ（V+−V-）＝Ａ（VD） この例では、増幅器10からゼロ・ボルトの基準出力を
利用しているが、別の実施例について後で述べる様に、
基準電圧は供給電圧とアースの間の中間におくことがで
きる。
利用しているが、別の実施例について後で述べる様に、
基準電圧は供給電圧とアースの間の中間におくことがで
きる。
第３図に示す「再分配モード」では、スイッチ28,48
が夫々電圧＋ＶR/2及び−ＶR/2に接続され、最上位ビッ
ト（MSB）の値から始めて、各々のビットの値を試験す
る。この試験を行なう為、一番大きいキャパシタの下側
極板を夫々基準電圧＋ＶR/2又は−ＶR/2に高める。その
時、等価回路は２つの同じ静電容量の間の分圧器にな
る。その後、V+端子の電圧をＶR/4の値だけ増加し、V-
の電圧を−ＶR/4の値だけ変える。この為次の様にな
る。
が夫々電圧＋ＶR/2及び−ＶR/2に接続され、最上位ビッ
ト（MSB）の値から始めて、各々のビットの値を試験す
る。この試験を行なう為、一番大きいキャパシタの下側
極板を夫々基準電圧＋ＶR/2又は−ＶR/2に高める。その
時、等価回路は２つの同じ静電容量の間の分圧器にな
る。その後、V+端子の電圧をＶR/4の値だけ増加し、V-
の電圧を−ＶR/4の値だけ変える。この為次の様にな
る。
V+＝−1/2VD＋ＶR/4 V-＝＋1/2VD−ＶR/4 出力電圧は次の様になる。
Ａ（−VD＋ＶR/2） 増幅器10）の出力を感知することにより、出力が、論
理“1"に対応して、０の値より高いか、或いは出力が論
理“0"であれば、０より低いかの判断が下される。０よ
り高ければ、これは、MSB＝０であることを示し、０よ
り低ければ、これはMSB＝１であることを示す。従っ
て、増幅器10の出力は試験している２進ビットの反転し
た値である。その後、MSBが０の場合にだけ、MSBビット
に対応するスイッチ14及び34をアースに戻す。同様に、
次に最大のキャパシタの下側極板をスイッチ16及び36を
介して夫々基準電圧＋ＶR/2又は−ＶR/2に高め、増幅器
10の出力にその時出る値の極性を検査することにより、
次のMSBを決定する。これは普通の順次近似機能であり
これはディジタル制御装置がスイッチを逐次的に閉じ、
増幅器10の出力電圧のレベルを判定することを必要とす
る。第１図乃至第３図に示すスイッチがMOS又はCMOS通
過トランジスタを用いて構成することができることに注
意されたい。
理“1"に対応して、０の値より高いか、或いは出力が論
理“0"であれば、０より低いかの判断が下される。０よ
り高ければ、これは、MSB＝０であることを示し、０よ
り低ければ、これはMSB＝１であることを示す。従っ
て、増幅器10の出力は試験している２進ビットの反転し
た値である。その後、MSBが０の場合にだけ、MSBビット
に対応するスイッチ14及び34をアースに戻す。同様に、
次に最大のキャパシタの下側極板をスイッチ16及び36を
介して夫々基準電圧＋ＶR/2又は−ＶR/2に高め、増幅器
10の出力にその時出る値の極性を検査することにより、
次のMSBを決定する。これは普通の順次近似機能であり
これはディジタル制御装置がスイッチを逐次的に閉じ、
増幅器10の出力電圧のレベルを判定することを必要とす
る。第１図乃至第３図に示すスイッチがMOS又はCMOS通
過トランジスタを用いて構成することができることに注
意されたい。
下側極板をアースから関連する電圧＋ＶR/2又は−Ｖ
R/2に高めた各々のキャパシタでは、上側極板には、そ
のキャパシタの両端の電圧と、全体の静電容量に対する
そのキャパシタの比に比例する対応する電圧変化が起こ
る。最初、増幅器10の入力の差電圧は−VDに等しい。キ
ャパシタの下側極板を切換えることにより、この差電圧
を０に向かって増加することができる。然し、キャパシ
タの切換えによって、差電圧が０より高くなれば、これ
は関連するビットが論理“0"であることを示し、下側極
板はアースに戻す。増幅器10の入力の差電圧が、０の値
を越えずに、０に等しくなるまで、各々のキャパシタを
基準電圧に順次切換える。その値が０を越える様にした
キャパシタがあれば、その下側極板は前に述べた様にア
ースに再び接続される。注意しなければならないこと
は、２つの極板12,32の電圧の平均である、比較器に対
する共通モードの入力電圧が０に等しいことである。従
来の装置では、この共通モードの入力電圧が、入力信号
の共通モードの入力電圧に等しかった。従って、この発
明のA/D変換器は、増幅器10に対する共通モードの入力
電圧を入力信号に無関係になる様にして、キャパシタの
電荷を再分配する。
R/2に高めた各々のキャパシタでは、上側極板には、そ
のキャパシタの両端の電圧と、全体の静電容量に対する
そのキャパシタの比に比例する対応する電圧変化が起こ
る。最初、増幅器10の入力の差電圧は−VDに等しい。キ
ャパシタの下側極板を切換えることにより、この差電圧
を０に向かって増加することができる。然し、キャパシ
タの切換えによって、差電圧が０より高くなれば、これ
は関連するビットが論理“0"であることを示し、下側極
板はアースに戻す。増幅器10の入力の差電圧が、０の値
を越えずに、０に等しくなるまで、各々のキャパシタを
基準電圧に順次切換える。その値が０を越える様にした
キャパシタがあれば、その下側極板は前に述べた様にア
ースに再び接続される。注意しなければならないこと
は、２つの極板12,32の電圧の平均である、比較器に対
する共通モードの入力電圧が０に等しいことである。従
来の装置では、この共通モードの入力電圧が、入力信号
の共通モードの入力電圧に等しかった。従って、この発
明のA/D変換器は、増幅器10に対する共通モードの入力
電圧を入力信号に無関係になる様にして、キャパシタの
電荷を再分配する。
全てのビットが決定され、電荷を再分配した後、増幅
器10の入力に対する差電圧は０に等しい。最後の形式
が、ディジタル出力01001の場合について、第４図に示
してある。“0"ビットに対応する全てのキャパシタは完
全に放電していることに注意されたい。上側極板にあっ
たもとの全部の電荷が２進法に従って再分配され、現在
は“1"ビットに対応するキャパシタにだけある。Ｎビッ
トの変換用の分解の為には、Ｎ回の再分配が必要であ
る。
器10の入力に対する差電圧は０に等しい。最後の形式
が、ディジタル出力01001の場合について、第４図に示
してある。“0"ビットに対応する全てのキャパシタは完
全に放電していることに注意されたい。上側極板にあっ
たもとの全部の電荷が２進法に従って再分配され、現在
は“1"ビットに対応するキャパシタにだけある。Ｎビッ
トの変換用の分解の為には、Ｎ回の再分配が必要であ
る。
第５図には増幅器10の拡張回路図が示されており、増
幅器に於けるオフセット電圧を示している。典型的に
は、V+入力にオフセット電圧VOSが関連している。これ
をV+入力と直列に接続された電圧源70で表わしてある。
このオフセット電圧がV+入力と共に加算され、差電圧は
次の様になる。
幅器に於けるオフセット電圧を示している。典型的に
は、V+入力にオフセット電圧VOSが関連している。これ
をV+入力と直列に接続された電圧源70で表わしてある。
このオフセット電圧がV+入力と共に加算され、差電圧は
次の様になる。
Ａ［（V+＋VOS）−V-］＝VOUT このオフセット電圧により、A/D変換過程に誤差が生
ずる。然し、予定の値を測定し、オフセットを決定する
較正手順により、この誤差を最初に考慮に入れることが
できる。その後、論理回路により、又は釣合いをとるオ
フセットにより、このオフセットに対して考慮する。
ずる。然し、予定の値を測定し、オフセットを決定する
較正手順により、この誤差を最初に考慮に入れることが
できる。その後、論理回路により、又は釣合いをとるオ
フセットにより、このオフセットに対して考慮する。
電圧源70によって発生されるオフセット電圧に伴なっ
て起こる一つの問題は、このオフセット電圧の電圧依存
性である。演算増幅器10のV+及びV-入力に対する最終電
圧はある共通モードの入力電圧に等しい。この発明で
は、この共通モードの入力電圧を入力信号と無関係に０
に等しいとおく。従って、オフセット電圧が常に分かっ
ている。これに対して、従来の装置では、比較器10に対
する共通モードの入力電圧が入力信号の共通モードの電
圧と同じであり、オフセット電圧が入力信号の関数であ
って、別の誤差を招いていた。
て起こる一つの問題は、このオフセット電圧の電圧依存
性である。演算増幅器10のV+及びV-入力に対する最終電
圧はある共通モードの入力電圧に等しい。この発明で
は、この共通モードの入力電圧を入力信号と無関係に０
に等しいとおく。従って、オフセット電圧が常に分かっ
ている。これに対して、従来の装置では、比較器10に対
する共通モードの入力電圧が入力信号の共通モードの電
圧と同じであり、オフセット電圧が入力信号の関数であ
って、別の誤差を招いていた。
第１図乃至第４図のA/D変換器の動作により、増幅器1
0に対する共通モードの入力電圧を０に設定することが
できる。この為、正及び負の両方のアレイにあるキャパ
シタの両端の電圧を、入力信号の差電圧の半分に制限す
る。その後、キャパシタの下側極板をゼロ電圧に接続す
る。この結果、当然、キャパシタの上側極板の電圧はア
ースになる。これは、キャパシタの両端の初期電圧が、
入力信号の差電圧の半分の最大値に制限される為であ
れ。これに比べて従来の装置では、キャパシタの両端の
電圧が入力信号の共通モードの電圧に、入力信号の差電
圧の半分を加え又は差引いたものに等しかった。
0に対する共通モードの入力電圧を０に設定することが
できる。この為、正及び負の両方のアレイにあるキャパ
シタの両端の電圧を、入力信号の差電圧の半分に制限す
る。その後、キャパシタの下側極板をゼロ電圧に接続す
る。この結果、当然、キャパシタの上側極板の電圧はア
ースになる。これは、キャパシタの両端の初期電圧が、
入力信号の差電圧の半分の最大値に制限される為であ
れ。これに比べて従来の装置では、キャパシタの両端の
電圧が入力信号の共通モードの電圧に、入力信号の差電
圧の半分を加え又は差引いたものに等しかった。
この実施例は共通モードの入力電圧を０におく場合を
示しているが、この発明の重要な一面は、増幅器に対す
る共通モードの入力電圧は、その予定の電圧が入力信号
に無関係である限り、予定の電圧に設定することができ
ることである。更に、増幅器10に対する共通モードの入
力電圧を再分配工程の間に決定することができさえすれ
ばよい。従って、標本化後のキャパシタの上側極板の共
通モードの電圧を予定の電圧に調節する回路を設ければ
よい。
示しているが、この発明の重要な一面は、増幅器に対す
る共通モードの入力電圧は、その予定の電圧が入力信号
に無関係である限り、予定の電圧に設定することができ
ることである。更に、増幅器10に対する共通モードの入
力電圧を再分配工程の間に決定することができさえすれ
ばよい。従って、標本化後のキャパシタの上側極板の共
通モードの電圧を予定の電圧に調節する回路を設ければ
よい。
例えば、キャパシタの上側極板が標本化の間にアース
に接続された場合、これによって、キャパシタの上側極
板は、入力信号の共通モードの電圧に、差分入力信号の
半分を加え又は差引いた値に等しい電圧になる。この
後、入力信号の共通モードの電圧を測定し、それを所望
の共通モードの電圧と比較して、その間の差を決定し、
次に入力信号の共通モードの電圧からこの差を減算し
て、キャパシタの上側極板の共通モードの電圧を所望の
共通モードの入力電圧に変えることにより、共通モード
の電圧を調節することができる。これは保持モードで、
又は再分配工程を開始する直前に行なうことができる。
に接続された場合、これによって、キャパシタの上側極
板は、入力信号の共通モードの電圧に、差分入力信号の
半分を加え又は差引いた値に等しい電圧になる。この
後、入力信号の共通モードの電圧を測定し、それを所望
の共通モードの電圧と比較して、その間の差を決定し、
次に入力信号の共通モードの電圧からこの差を減算し
て、キャパシタの上側極板の共通モードの電圧を所望の
共通モードの入力電圧に変えることにより、共通モード
の電圧を調節することができる。これは保持モードで、
又は再分配工程を開始する直前に行なうことができる。
第６図には、増幅器10に対する入力回路の一例の回路
図が示されている。V+入力が第１のＮチャンネルMOSト
ランジスタ72のゲートに接続され、V-入力が第２のＮチ
ャンネルMOSトランジスタ74のゲートに接続される。ト
ランジスタ72,74が差動形式に接続され、それらのソー
スが電流源76の片側に共通に接続され、電流源76の反対
側がアースに接続される。トランジスタ72のドレインが
抵抗78の一端に接続され、トランジスタ74のドレインが
抵抗80の一端に接続される。抵抗78,80の他端は電源VCC
に共通に接続される。寄生ゲート・ソース間静電容量82
がトランジスタ72に関連しており、寄生ゲート・ソース
間静電容量84がトランジスタ74に関連している。増幅器
10に対する差分入力の条件の為、こう云う静電容量は比
較的大きく、比較器の入力電圧の関数であり、高い電圧
から低い電圧に変化する時、固有の誤差を生ずる。非常
に小さい差電圧を測定する時、所定の入力に対する電圧
変化を制限することが重要である。大きな電圧変化の関
数としての静電容量の変化を考慮しないと、小さな差電
圧を測定する時、A/D変換器の別の誤差原因になる。
図が示されている。V+入力が第１のＮチャンネルMOSト
ランジスタ72のゲートに接続され、V-入力が第２のＮチ
ャンネルMOSトランジスタ74のゲートに接続される。ト
ランジスタ72,74が差動形式に接続され、それらのソー
スが電流源76の片側に共通に接続され、電流源76の反対
側がアースに接続される。トランジスタ72のドレインが
抵抗78の一端に接続され、トランジスタ74のドレインが
抵抗80の一端に接続される。抵抗78,80の他端は電源VCC
に共通に接続される。寄生ゲート・ソース間静電容量82
がトランジスタ72に関連しており、寄生ゲート・ソース
間静電容量84がトランジスタ74に関連している。増幅器
10に対する差分入力の条件の為、こう云う静電容量は比
較的大きく、比較器の入力電圧の関数であり、高い電圧
から低い電圧に変化する時、固有の誤差を生ずる。非常
に小さい差電圧を測定する時、所定の入力に対する電圧
変化を制限することが重要である。大きな電圧変化の関
数としての静電容量の変化を考慮しないと、小さな差電
圧を測定する時、A/D変換器の別の誤差原因になる。
例えば、上に述べた例で、共通モードの電圧が４ボル
トである時、入力V+及びV-の両方が約４ボルトになる。
その後、正及び負のアレイにあるキャパシタの上側極板
の電圧がゼロ・ボルトに変えられる。この結果、標本化
の際の初期電圧から変換過程の際の電圧まで、４ボルト
の変化が生ずる。比較器に対する共通モードの入力は、
比較器の入力静電容量の変化に入力の共通モードの電圧
を乗じた値に比例する。電荷の再分配の為には、こう云
う大きな電圧変化をする必要はないから、第６図に示す
入力回路でゲート・ソース間静電容量82,84の間の電圧
変化を減少することが望ましい。
トである時、入力V+及びV-の両方が約４ボルトになる。
その後、正及び負のアレイにあるキャパシタの上側極板
の電圧がゼロ・ボルトに変えられる。この結果、標本化
の際の初期電圧から変換過程の際の電圧まで、４ボルト
の変化が生ずる。比較器に対する共通モードの入力は、
比較器の入力静電容量の変化に入力の共通モードの電圧
を乗じた値に比例する。電荷の再分配の為には、こう云
う大きな電圧変化をする必要はないから、第６図に示す
入力回路でゲート・ソース間静電容量82,84の間の電圧
変化を減少することが望ましい。
第７図には第１図乃至第４図の完全差分形A/D変換器
の回路図が示されており、オフセットの補正を行なう回
路と共に、標本化動作の間、増幅器10のV+及びV-入力の
大きな共通モードの電圧変化を防止する回路が示されて
いる。これまでの図面と同様な部分には、同じ参照数字
を用いている。第７図の回路では、正のアレイにあるキ
ャパシタの上側極板12が、スイッチ86を介して増幅器10
のV+入力に接続され、同様に、負のアレイにあるキャパ
シタの上側極板32がスイッチ88を介してV-入力に接続さ
れている。V+端子がスイッチ90を介してアースにも接続
され、V-端子がスイッチ92を介して選択的にアースに接
続される。
の回路図が示されており、オフセットの補正を行なう回
路と共に、標本化動作の間、増幅器10のV+及びV-入力の
大きな共通モードの電圧変化を防止する回路が示されて
いる。これまでの図面と同様な部分には、同じ参照数字
を用いている。第７図の回路では、正のアレイにあるキ
ャパシタの上側極板12が、スイッチ86を介して増幅器10
のV+入力に接続され、同様に、負のアレイにあるキャパ
シタの上側極板32がスイッチ88を介してV-入力に接続さ
れている。V+端子がスイッチ90を介してアースにも接続
され、V-端子がスイッチ92を介して選択的にアースに接
続される。
動作について説明すると、スイッチ86,88は標本化及
び保持の間、この標本化及び保持工程の間に生じた大き
くなる可能性のある電圧変化が増幅器10の入力に現れな
い様にする為に、開いている。この期間中、増幅器10の
入力がスイッチ90,92を介して、アース又は差基準電圧
に接続される。再分配の間、スイッチ86,88を閉じ、ス
イッチ90,92を開く。この時、増幅器10のV+及びV-入力
の電圧はスイッチ90,92を介して入力を接続した基準電
圧、今の例ではアースから、VDの半分がその最大であ
る。
び保持の間、この標本化及び保持工程の間に生じた大き
くなる可能性のある電圧変化が増幅器10の入力に現れな
い様にする為に、開いている。この期間中、増幅器10の
入力がスイッチ90,92を介して、アース又は差基準電圧
に接続される。再分配の間、スイッチ86,88を閉じ、ス
イッチ90,92を開く。この時、増幅器10のV+及びV-入力
の電圧はスイッチ90,92を介して入力を接続した基準電
圧、今の例ではアースから、VDの半分がその最大であ
る。
増幅器10の出力が順次近似制御回路98に接続される。
この回路は、A/D変換器に関連する種々のスイッチの方
向を定めるのに必要な全ての制御作用をする。順次近似
制御回路98がその入力に基準電圧、アースを受取り、種
々の方向ぎめ論理を出力する。補正論理回路100も設
け、これをキャパシタ102を介して正のアレイにあるキ
ャパシタの上側極板12にインターフェース接続すると共
に、キャパシタ104を介して負のアレイにあるキャパシ
タの上側極板32とインターフェース接続する。キャパシ
タ102,104が、前に述べた様に、オフセット電圧を補正
する為のオフセットの補正を行なう。オフセットの補正
論理回路及び順次近似制御回路の両方の例が、米国特許
第4,299,426号に記載されている。
この回路は、A/D変換器に関連する種々のスイッチの方
向を定めるのに必要な全ての制御作用をする。順次近似
制御回路98がその入力に基準電圧、アースを受取り、種
々の方向ぎめ論理を出力する。補正論理回路100も設
け、これをキャパシタ102を介して正のアレイにあるキ
ャパシタの上側極板12にインターフェース接続すると共
に、キャパシタ104を介して負のアレイにあるキャパシ
タの上側極板32とインターフェース接続する。キャパシ
タ102,104が、前に述べた様に、オフセット電圧を補正
する為のオフセットの補正を行なう。オフセットの補正
論理回路及び順次近似制御回路の両方の例が、米国特許
第4,299,426号に記載されている。
第８図にはこの発明の別の実施例が示されている。こ
の実施例では、これまでの図面と同様な部分には同じ参
照数字を用いているが、正及び負のキャパシタ・アレイ
の一部分が示されている。この回路の動作中、スイッチ
28,48に対する基準電圧入力が電圧VRに接続され、標本
化モードでは、スイッチ28,48はキャパシタの下側極板
を、標本化モードに於ける第１図について述べた動作と
同様に、電圧VIN+及びVIN-に接続する様に構成される。
このモードでは、正のアレイにあるスイッチ14乃至24及
び負のアレイにあるスイッチ34乃至44は、第１図と同様
な形である。更に、上側極板12,32が入力信号の共通モ
ードの電圧に接続される。
の実施例では、これまでの図面と同様な部分には同じ参
照数字を用いているが、正及び負のキャパシタ・アレイ
の一部分が示されている。この回路の動作中、スイッチ
28,48に対する基準電圧入力が電圧VRに接続され、標本
化モードでは、スイッチ28,48はキャパシタの下側極板
を、標本化モードに於ける第１図について述べた動作と
同様に、電圧VIN+及びVIN-に接続する様に構成される。
このモードでは、正のアレイにあるスイッチ14乃至24及
び負のアレイにあるスイッチ34乃至44は、第１図と同様
な形である。更に、上側極板12,32が入力信号の共通モ
ードの電圧に接続される。
保持モードでは、正のアレイにあるスイッチ16乃至24
は、関連するキャパシタの下側極板にアースが接続され
る様にし、負のアレイにあるスイッチ36乃至44は、関連
するキャパシタの下側極板にVRが接続される様にする。
然し、正のアレイにあって、キャパシタＣと関連するス
イッチ14は、スイッチ28を介してVRに接続され、負のア
レイにあってキャパシタＣと関連するスイッチ34は、ス
イッチ48を介してアースに接続される。キャパシタＣ
と、各々のアレイにある残りのキャパシタとが分圧器と
して作用するから、比較器の入力の共通モードの電圧は
ＶR/2であり、保持モードでは、上側極板の電圧は次の
様になる。
は、関連するキャパシタの下側極板にアースが接続され
る様にし、負のアレイにあるスイッチ36乃至44は、関連
するキャパシタの下側極板にVRが接続される様にする。
然し、正のアレイにあって、キャパシタＣと関連するス
イッチ14は、スイッチ28を介してVRに接続され、負のア
レイにあってキャパシタＣと関連するスイッチ34は、ス
イッチ48を介してアースに接続される。キャパシタＣ
と、各々のアレイにある残りのキャパシタとが分圧器と
して作用するから、比較器の入力の共通モードの電圧は
ＶR/2であり、保持モードでは、上側極板の電圧は次の
様になる。
V+＝ＶR/2−1/2VD V-＝ＶR/2＋1/2VD 再分配工程の間、スイッチを最初は第８図に示す位
置、その後第９図に示す位置にして、１番目のMSBを試
験する。前に述べた順位近似回路を使うことにより、各
々のビットが試験され、電荷が分配される。正及び負の
アレイの両方にあるMSBキャパシタの下側極板を、アレ
イにある残りのキャパシタとは反対のアース又は基準に
することにより、下側極板をアースの電圧及び基準電圧
の間で変えることによって、上側極板の電圧を正又は負
の方向に変えることができる。これに比べて第１図乃至
第２図のA/D変換器では、基準電圧の正の入力信号の半
分しか変換することができなかった。更に、一杯の基準
電圧を使うことにより、ビットを試験する間、キャパシ
タの下側極板に一層大きな電圧変化を使うことができ、
従って一層大きな「歩進」を利用し得る。これは、最下
位ビット（LSB）を試験する時に重要である。これは、
一層大きな歩進により、感度が一層よくなるからであ
る。これによって、設計技術者は、LSBを試験する時に
存在する小さな信号に対してある感度を保つ為に要求さ
れる、比較器に対する雑音の拘束を緩めることができ
る。
置、その後第９図に示す位置にして、１番目のMSBを試
験する。前に述べた順位近似回路を使うことにより、各
々のビットが試験され、電荷が分配される。正及び負の
アレイの両方にあるMSBキャパシタの下側極板を、アレ
イにある残りのキャパシタとは反対のアース又は基準に
することにより、下側極板をアースの電圧及び基準電圧
の間で変えることによって、上側極板の電圧を正又は負
の方向に変えることができる。これに比べて第１図乃至
第２図のA/D変換器では、基準電圧の正の入力信号の半
分しか変換することができなかった。更に、一杯の基準
電圧を使うことにより、ビットを試験する間、キャパシ
タの下側極板に一層大きな電圧変化を使うことができ、
従って一層大きな「歩進」を利用し得る。これは、最下
位ビット（LSB）を試験する時に重要である。これは、
一層大きな歩進により、感度が一層よくなるからであ
る。これによって、設計技術者は、LSBを試験する時に
存在する小さな信号に対してある感度を保つ為に要求さ
れる、比較器に対する雑音の拘束を緩めることができ
る。
第８図の別の実施例によって得られる別の利点は、増
幅器10に対する共通モードの入力電圧を、供給電圧とア
ースの中間に設定することができることである。その
時、増幅器10は、この共通モードの入力電圧に最小のオ
フセット電圧を持つ様に設計することができる。第８図
の実施例では、標本化モードに於けるキャパシタの両端
の最大電圧は、第１図乃至第４図のA/D変換器の動作と
同様に、入力信号の差電圧の半分に設定される。然し、
保持モードでは、キャパシタの上側極板が予定の電圧か
ら、キャパシタの両端の初期電圧を差引いた値に変わ
る。これによって、比較器に対する共通モードの入力電
圧を、入力信号の共通モードの電圧とは無関係な任意の
所望の電圧に設定することができる。
幅器10に対する共通モードの入力電圧を、供給電圧とア
ースの中間に設定することができることである。その
時、増幅器10は、この共通モードの入力電圧に最小のオ
フセット電圧を持つ様に設計することができる。第８図
の実施例では、標本化モードに於けるキャパシタの両端
の最大電圧は、第１図乃至第４図のA/D変換器の動作と
同様に、入力信号の差電圧の半分に設定される。然し、
保持モードでは、キャパシタの上側極板が予定の電圧か
ら、キャパシタの両端の初期電圧を差引いた値に変わ
る。これによって、比較器に対する共通モードの入力電
圧を、入力信号の共通モードの電圧とは無関係な任意の
所望の電圧に設定することができる。
要約すれば、完全差分形式を利用したA/D変換器を提
供した。正又は負のアレイの何れにあるキャパシタで
も、最高電圧は、入力信号の差電圧の半分に制限され
る。これは最初の標本化工程の間、正及び負のアレイに
あるキャパシタの上側極板を入力信号の共通モードの電
圧におくことによって達成される。キャパシタの電荷の
再分配の後、電圧は予定の共通モードの入力電圧を中心
とする。
供した。正又は負のアレイの何れにあるキャパシタで
も、最高電圧は、入力信号の差電圧の半分に制限され
る。これは最初の標本化工程の間、正及び負のアレイに
あるキャパシタの上側極板を入力信号の共通モードの電
圧におくことによって達成される。キャパシタの電荷の
再分配の後、電圧は予定の共通モードの入力電圧を中心
とする。
好ましい実施例を詳しく説明したが、特許請求の範囲
によって定められたこの発明の範囲内で、種々の変更を
加えることを承知されたい。
によって定められたこの発明の範囲内で、種々の変更を
加えることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） 差分入力電圧を受取ってそれに比例する信号を
出力する差動増幅器手段と、該増幅器手段の正の差入力
に接続された共通の上側極板を持つ、２進法の重みを有
するキャパシタの正のキャパシタ・アレイと、前記増幅
器手段の負の差入力に接続される共通の上側極板を持つ
２進法の重みを有するキャパシタの負のキャパシタ・ア
レイと、前記正及び負のキャパシタ・アレイの上側極板
に、アナログ差分入力電圧に比例する差分電圧が印加さ
れる様に、前記正及び負のアレイにあるキャパシタにア
ナログ差分入力電圧を標本化するサンプル手段と、前記
正及び負のキャパシタ・アレイの上側極板の共通モード
の電圧を、前記増幅器手段に入力する為に、予定の共通
モードの入力電圧にシフトするシフト手段と、前記正及
び負のアレイにあるキャパシタの電荷を再分配して、前
記増幅器手段の出力信号に応答する順次近似方法に従っ
て、前記増幅器手段の入力にゼロ差分電圧を発生して、
アナログ差分入力電圧の電圧レベルに対応するディジタ
ル値を決定する再分配手段とを有する差分形アナログ・
ディジタル変換器。
出力する差動増幅器手段と、該増幅器手段の正の差入力
に接続された共通の上側極板を持つ、２進法の重みを有
するキャパシタの正のキャパシタ・アレイと、前記増幅
器手段の負の差入力に接続される共通の上側極板を持つ
２進法の重みを有するキャパシタの負のキャパシタ・ア
レイと、前記正及び負のキャパシタ・アレイの上側極板
に、アナログ差分入力電圧に比例する差分電圧が印加さ
れる様に、前記正及び負のアレイにあるキャパシタにア
ナログ差分入力電圧を標本化するサンプル手段と、前記
正及び負のキャパシタ・アレイの上側極板の共通モード
の電圧を、前記増幅器手段に入力する為に、予定の共通
モードの入力電圧にシフトするシフト手段と、前記正及
び負のアレイにあるキャパシタの電荷を再分配して、前
記増幅器手段の出力信号に応答する順次近似方法に従っ
て、前記増幅器手段の入力にゼロ差分電圧を発生して、
アナログ差分入力電圧の電圧レベルに対応するディジタ
ル値を決定する再分配手段とを有する差分形アナログ・
ディジタル変換器。
（２） （１）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記サンプル手段が、予定のサンプ
ル時間の間、前記正及び負のアレイにあるキャパシタの
上側極板が予定の電圧にある時に、アナログ差分入力電
圧を前記正及び負のアレイにあるキャパシタの下側極板
に接続すると共に、前記入力信号の正の側を前記正のア
レイにあるキャパシタの下側極板に接続し、前記入力信
号の負の側を前記負のアレイにあるキャパシタの下側極
板に接続する第１の手段と、前記サンプル時間の後、予
定の保持時間の間、前記正及び負のアレイにある各々の
キャパシタの下側極板に予定の基準電圧を接続して、前
記正及び負のアレイにあるキャパシタの上側極板に前記
差分入力電圧に比例する電圧がかかる様にシフトさせる
第２の手段とで構成されている差分形アナログ・ディジ
タル変換器。
ル変換器に於いて、前記サンプル手段が、予定のサンプ
ル時間の間、前記正及び負のアレイにあるキャパシタの
上側極板が予定の電圧にある時に、アナログ差分入力電
圧を前記正及び負のアレイにあるキャパシタの下側極板
に接続すると共に、前記入力信号の正の側を前記正のア
レイにあるキャパシタの下側極板に接続し、前記入力信
号の負の側を前記負のアレイにあるキャパシタの下側極
板に接続する第１の手段と、前記サンプル時間の後、予
定の保持時間の間、前記正及び負のアレイにある各々の
キャパシタの下側極板に予定の基準電圧を接続して、前
記正及び負のアレイにあるキャパシタの上側極板に前記
差分入力電圧に比例する電圧がかかる様にシフトさせる
第２の手段とで構成されている差分形アナログ・ディジ
タル変換器。
（３） （２）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記シフト手段が、前記アナログ差
分入力信号の共通モードの電圧を決定する手段と、前記
サンプル時間の間、前記入力電圧の共通モードの電圧を
前記正及び負のアレイにあるキャパシタの上側極板に接
続して前記予定の電圧とする手段とで構成されている差
分形アナログ・ディジタル変換器。
ル変換器に於いて、前記シフト手段が、前記アナログ差
分入力信号の共通モードの電圧を決定する手段と、前記
サンプル時間の間、前記入力電圧の共通モードの電圧を
前記正及び負のアレイにあるキャパシタの上側極板に接
続して前記予定の電圧とする手段とで構成されている差
分形アナログ・ディジタル変換器。
（４） （２）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記シフト手段が、前記正及び負の
アレイにあるキャパシタの両端の電圧を、前記アナログ
差分入力電圧の差電圧の半分に制限する手段を有する差
分形アナログ・ディジタル変換器。
ル変換器に於いて、前記シフト手段が、前記正及び負の
アレイにあるキャパシタの両端の電圧を、前記アナログ
差分入力電圧の差電圧の半分に制限する手段を有する差
分形アナログ・ディジタル変換器。
（５） （１）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記予定の共通モードの入力電圧か
らの、前記増幅器手段に対する共通モードの入力電圧の
最大偏差を制限する手段を有する差分形アナログ・ディ
ジタル変換器。
ル変換器に於いて、前記予定の共通モードの入力電圧か
らの、前記増幅器手段に対する共通モードの入力電圧の
最大偏差を制限する手段を有する差分形アナログ・ディ
ジタル変換器。
（６） （５）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記制限する手段が、前記正のアレ
イにあるキャパシタの上側極板と前記増幅器手段の正の
入力の間に接続された第１のスイッチと、前記負のアレ
イにあるキャパシタの上側極板と前記増幅手段の負の入
力の間に接続された第２のスイッチと、前記増幅手段の
正及び負の入力を予定のリセット電圧に選択的に接続す
るリセット手段と、前記正及び負のアレイのキャパシタ
の上側極板が、アナログ差分入力電圧に比例する差電圧
になる前に、前記第１及び第２のスイッチを開いて前記
リセット手段を作動する手段とで構成されている差分形
アナログ・ディジタル変換器。
ル変換器に於いて、前記制限する手段が、前記正のアレ
イにあるキャパシタの上側極板と前記増幅器手段の正の
入力の間に接続された第１のスイッチと、前記負のアレ
イにあるキャパシタの上側極板と前記増幅手段の負の入
力の間に接続された第２のスイッチと、前記増幅手段の
正及び負の入力を予定のリセット電圧に選択的に接続す
るリセット手段と、前記正及び負のアレイのキャパシタ
の上側極板が、アナログ差分入力電圧に比例する差電圧
になる前に、前記第１及び第２のスイッチを開いて前記
リセット手段を作動する手段とで構成されている差分形
アナログ・ディジタル変換器。
（７） （６）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記予定のリセット電圧が、予定の
共通モードの入力電圧に等しい電圧である差分形アナロ
グ・ディジタル変換器。
ル変換器に於いて、前記予定のリセット電圧が、予定の
共通モードの入力電圧に等しい電圧である差分形アナロ
グ・ディジタル変換器。
（８） （１）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記差動増幅器手段は、前記予定の
共通モードの入力電圧にある時、その入力に関連した内
部オフセット電圧を持っており、更に、前記再分配手段
による電荷の再分配の際、前記差動増幅器手段に対する
入力を前記オフセット電圧に対して補償する手段を有す
る差分形アナログ・ディジタル変換器。
ル変換器に於いて、前記差動増幅器手段は、前記予定の
共通モードの入力電圧にある時、その入力に関連した内
部オフセット電圧を持っており、更に、前記再分配手段
による電荷の再分配の際、前記差動増幅器手段に対する
入力を前記オフセット電圧に対して補償する手段を有す
る差分形アナログ・ディジタル変換器。
（９） （２）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記予定の基準を前記正及び負のア
レイにあるキャパシタの各々の下側極板に接続する手段
が、前記正及び負のアレイにある各々のキャパシタの下
側極板をアース基準に接続する手段で構成される差分形
アナログ・ディジタル変換器。
ル変換器に於いて、前記予定の基準を前記正及び負のア
レイにあるキャパシタの各々の下側極板に接続する手段
が、前記正及び負のアレイにある各々のキャパシタの下
側極板をアース基準に接続する手段で構成される差分形
アナログ・ディジタル変換器。
（10） （９）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記正及び負のアレイにある各々の
キャパシタが、アナログ・ディジタル変換器からの出力
ディジタル・ワードのビットと関連しており、前記再分
配手段が、前記正及び負のアレイにある各々のキャパシ
タの下側極板を、順次近似方式に従って第２の予定の基
準電圧に相次いで接続する手段を有する差分形アナログ
・ディジタル変換器。
ル変換器に於いて、前記正及び負のアレイにある各々の
キャパシタが、アナログ・ディジタル変換器からの出力
ディジタル・ワードのビットと関連しており、前記再分
配手段が、前記正及び負のアレイにある各々のキャパシ
タの下側極板を、順次近似方式に従って第２の予定の基
準電圧に相次いで接続する手段を有する差分形アナログ
・ディジタル変換器。
（11） （２）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記正及び負のアレイにある各々の
キャパシタがアナログ・ディジタル変換器から出力され
るディジタル・ワードのビットと関係を持ち、予定の基
準を正及び負のアレイにある各々のキャパシタの下側極
板に接続する手段が、正及び負の両方のアレイにあるキ
ャパシタの第１の部分を第１の基準電圧に接続すると共
に、正及び負のアレイにあるキャパシタの残りの部分の
下側極板を第２の基準電圧に接続して、その上側極板に
分圧作用を持たせる手段で構成されている差分形アナロ
グ・ディジタル変換器。
ル変換器に於いて、前記正及び負のアレイにある各々の
キャパシタがアナログ・ディジタル変換器から出力され
るディジタル・ワードのビットと関係を持ち、予定の基
準を正及び負のアレイにある各々のキャパシタの下側極
板に接続する手段が、正及び負の両方のアレイにあるキ
ャパシタの第１の部分を第１の基準電圧に接続すると共
に、正及び負のアレイにあるキャパシタの残りの部分の
下側極板を第２の基準電圧に接続して、その上側極板に
分圧作用を持たせる手段で構成されている差分形アナロ
グ・ディジタル変換器。
（12） 差分入力電圧を受取る正及び負の差動入力を持
っていて、それに比例する電圧を出力する差動増幅器
と、共通の上側極板が前記増幅器の正の差動入力に接続
されていて、２進法の重みを持つキャパシタの正のキャ
パシタ・アレイと、共通の上側極板が前記増幅器の負の
差動入力に接続されていて、２進法の重みを持つキャパ
シタの負のキャパシタ・アレイと、予定のサンプル時間
の間に、差分アナログ入力信号の正の側を正のアレイに
あるキャパシタの下側極板に、そして差分アナログ入力
信号の負の側を前記負のアレイにあるキャパシタの下側
極板に選択的に接続する様に作用し得るスイッチ手段
と、前記サンプル時間の間、前記差分アナログ入力信号
の共通モードの電圧に等しい電圧を前記正及び負のアレ
イにあるキャパシタの上側極板に接続する手段と、前記
サンプル時間より後の予定の保持時間の間、前記正及び
負のアレイにあるキャパシタの下側極板に予定の基準電
圧を接続する様に作用し得る第２のスイッチ手段と、前
記増幅器の出力電圧に応答して、順次近似方式に従っ
て、前記増幅器手段の入力に対する差電圧をゼロにする
様ち、前記正及び負のアレイにあるキャパシタの電荷を
再分配して、アナログ差分入力電圧の電圧レベルに対応
するディジタル値を決定する再分配手段とを有する差分
形アナログ・ディジタル変換器。
っていて、それに比例する電圧を出力する差動増幅器
と、共通の上側極板が前記増幅器の正の差動入力に接続
されていて、２進法の重みを持つキャパシタの正のキャ
パシタ・アレイと、共通の上側極板が前記増幅器の負の
差動入力に接続されていて、２進法の重みを持つキャパ
シタの負のキャパシタ・アレイと、予定のサンプル時間
の間に、差分アナログ入力信号の正の側を正のアレイに
あるキャパシタの下側極板に、そして差分アナログ入力
信号の負の側を前記負のアレイにあるキャパシタの下側
極板に選択的に接続する様に作用し得るスイッチ手段
と、前記サンプル時間の間、前記差分アナログ入力信号
の共通モードの電圧に等しい電圧を前記正及び負のアレ
イにあるキャパシタの上側極板に接続する手段と、前記
サンプル時間より後の予定の保持時間の間、前記正及び
負のアレイにあるキャパシタの下側極板に予定の基準電
圧を接続する様に作用し得る第２のスイッチ手段と、前
記増幅器の出力電圧に応答して、順次近似方式に従っ
て、前記増幅器手段の入力に対する差電圧をゼロにする
様ち、前記正及び負のアレイにあるキャパシタの電荷を
再分配して、アナログ差分入力電圧の電圧レベルに対応
するディジタル値を決定する再分配手段とを有する差分
形アナログ・ディジタル変換器。
（13） （12）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記サンプル時間の間、差分アナロ
グ入力信号の共通モードの入力電圧を前記正及び負のア
レイにあるキャパシタの上側極板に接続する手段が、差
分入力信号の正及び負の極性の間に配置されていて、差
電圧出力の半分を発生するタップを持つ分圧器と、該分
圧器のタップを前記サンプル時間の間、正及び負のアレ
イにあるキャパシタの上側極板に接続する第３のスイッ
チ手段とで構成されている差分形アナログ・ディジタル
変換器。
ル変換器に於いて、前記サンプル時間の間、差分アナロ
グ入力信号の共通モードの入力電圧を前記正及び負のア
レイにあるキャパシタの上側極板に接続する手段が、差
分入力信号の正及び負の極性の間に配置されていて、差
電圧出力の半分を発生するタップを持つ分圧器と、該分
圧器のタップを前記サンプル時間の間、正及び負のアレ
イにあるキャパシタの上側極板に接続する第３のスイッ
チ手段とで構成されている差分形アナログ・ディジタル
変換器。
（14） （12）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記第２のスイッチ手段が、前記保
持時間の間、前記正及び負のアレイにあるキャパシタの
下側極板をアースに接続する様に作用し得る差分形アナ
ログ・ディジタル変換器。
ル変換器に於いて、前記第２のスイッチ手段が、前記保
持時間の間、前記正及び負のアレイにあるキャパシタの
下側極板をアースに接続する様に作用し得る差分形アナ
ログ・ディジタル変換器。
（15） （12）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記再分配手段が、順次近似方式に
従って、ある順序で、予定の基準電圧を前記正及び負の
アレイにあるキャパシタの下側極板に選択的に接続し
て、関連するキャパシタの上側極板の電圧を選択的に変
えて、各々のキャパシタに対応するディジタル・ワード
のビットを順次近似方式に従って試験することができる
様にする第３のスイッチ手段を有する差分形アナログ・
ディジタル変換器。
ル変換器に於いて、前記再分配手段が、順次近似方式に
従って、ある順序で、予定の基準電圧を前記正及び負の
アレイにあるキャパシタの下側極板に選択的に接続し
て、関連するキャパシタの上側極板の電圧を選択的に変
えて、各々のキャパシタに対応するディジタル・ワード
のビットを順次近似方式に従って試験することができる
様にする第３のスイッチ手段を有する差分形アナログ・
ディジタル変換器。
（16） （12）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記増幅器が内部オフセット電圧を
持ち、更に、前記保持モードの間、前記増幅器の内部の
オフセット電圧を補償する為に、前記増幅器に対する差
電圧入力にオフセットを設ける手段を有する差分形アナ
ログ・ディジタル変換器。
ル変換器に於いて、前記増幅器が内部オフセット電圧を
持ち、更に、前記保持モードの間、前記増幅器の内部の
オフセット電圧を補償する為に、前記増幅器に対する差
電圧入力にオフセットを設ける手段を有する差分形アナ
ログ・ディジタル変換器。
（17） （12）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記増幅器の正又は負の入力に印加
することができる電圧の最大の絶対値の範囲を制限する
制限回路を有する差分形アナログ・ディジタル変換器。
ル変換器に於いて、前記増幅器の正又は負の入力に印加
することができる電圧の最大の絶対値の範囲を制限する
制限回路を有する差分形アナログ・ディジタル変換器。
（18） （17）項に記載した差分形アナログ・ディジタ
ル変換器に於いて、前記制限回路が、前記サンプル時間
の間、夫々前記増幅器の正及び負の入力と前記予定の保
持基準電圧に等しい電圧の間に接続された第１及び第２
のリセット・スイッチと、前記正及び負のアレイにある
キャパシタの上側極板の間に接続されていて、前記サン
プルの時間の間だけ、前記正及び負のアレイにあるキャ
パシタの上側極板を前記増幅器の正及び負の入力から選
択的に分離して、前記入力信号の共通モードの電圧が前
記増幅器の正及び負の入力に入力されない様にする第２
及び第３のスイッチとで構成されている差分形アナログ
・ディジタル変換器。
ル変換器に於いて、前記制限回路が、前記サンプル時間
の間、夫々前記増幅器の正及び負の入力と前記予定の保
持基準電圧に等しい電圧の間に接続された第１及び第２
のリセット・スイッチと、前記正及び負のアレイにある
キャパシタの上側極板の間に接続されていて、前記サン
プルの時間の間だけ、前記正及び負のアレイにあるキャ
パシタの上側極板を前記増幅器の正及び負の入力から選
択的に分離して、前記入力信号の共通モードの電圧が前
記増幅器の正及び負の入力に入力されない様にする第２
及び第３のスイッチとで構成されている差分形アナログ
・ディジタル変換器。
（19） キャパシタを２進法の重みを有する形で第１の
正のアレイ及び第２の正のアレイに分けて配置して、正
のアレイにあるキャパシタの上側極板が共通となり、負
のアレイにある上側極板が共通となる様にし、正及び負
のアレイにある上側極板にアナログ差分入力電圧に比例
する差電圧が印加される様に、正及び負のアレイにある
キャパシタに対するアナログ差分入力電圧を標本化し、
正及び負のキャパシタ・アレイの上側極板の共通モード
の電圧を予定の共通モードの入力電圧にシフトし、正及
び負のアレイのキャパシタの上側極板を差動増幅器の夫
々正及び負の入力に接続し、正及び負のアレイにあるキ
ャパシタの電荷を再分配して、前記増幅器の出力信号に
応答する順次近似方式に従って増幅器の入力にゼロの差
電圧を供給して、アナログ差分電圧に対応するディジタ
ル値を決定するアナログ・ディジタル変換方法。
正のアレイ及び第２の正のアレイに分けて配置して、正
のアレイにあるキャパシタの上側極板が共通となり、負
のアレイにある上側極板が共通となる様にし、正及び負
のアレイにある上側極板にアナログ差分入力電圧に比例
する差電圧が印加される様に、正及び負のアレイにある
キャパシタに対するアナログ差分入力電圧を標本化し、
正及び負のキャパシタ・アレイの上側極板の共通モード
の電圧を予定の共通モードの入力電圧にシフトし、正及
び負のアレイのキャパシタの上側極板を差動増幅器の夫
々正及び負の入力に接続し、正及び負のアレイにあるキ
ャパシタの電荷を再分配して、前記増幅器の出力信号に
応答する順次近似方式に従って増幅器の入力にゼロの差
電圧を供給して、アナログ差分電圧に対応するディジタ
ル値を決定するアナログ・ディジタル変換方法。
（20） （19）項に記載した方法に於いて、標本化する
工程が、予定のサンプル時間の間、正及び負のアレイに
あるキャパシタの上側極板が予定の電圧にある状態で、
アナログ入力電圧を前記正及び負のアレイにあるキャパ
シタの下側極板に接続して、入力信号の正の側が正のア
レイにあるキャパシタの下側極板に接続され、その負の
側が負のアレイにあるキャパシタの下側極板に接続され
る様にし、差分入力電圧は、その正の側が正のアレイに
あるキャパシタの下側極板に接続され、その負の側が負
のアレイにあるキャパシタの下側極板に接続される様に
接続され、前記サンプル時間より後、予定の保持時間の
間、予定の基準電圧を正及び負のアレイにある各々のキ
ャパシタの下側極板に接続して、正及び負のアレイにあ
るキャパシタに差分入力電圧に比例する電圧がかかる様
にその上側極板をシフトさせる工程を含む方法。
工程が、予定のサンプル時間の間、正及び負のアレイに
あるキャパシタの上側極板が予定の電圧にある状態で、
アナログ入力電圧を前記正及び負のアレイにあるキャパ
シタの下側極板に接続して、入力信号の正の側が正のア
レイにあるキャパシタの下側極板に接続され、その負の
側が負のアレイにあるキャパシタの下側極板に接続され
る様にし、差分入力電圧は、その正の側が正のアレイに
あるキャパシタの下側極板に接続され、その負の側が負
のアレイにあるキャパシタの下側極板に接続される様に
接続され、前記サンプル時間より後、予定の保持時間の
間、予定の基準電圧を正及び負のアレイにある各々のキ
ャパシタの下側極板に接続して、正及び負のアレイにあ
るキャパシタに差分入力電圧に比例する電圧がかかる様
にその上側極板をシフトさせる工程を含む方法。
（21） （20）項に記載した方法に於いて、シフトさせ
る工程が、アナログ差分入力信号の共通モードの電圧を
決定し、サンプル時間の間、入力電圧の共通モードの電
圧を正及び負のアレイにあるキャパシタの上側極板に接
続して前記予定の電圧とすることを含む方法。
る工程が、アナログ差分入力信号の共通モードの電圧を
決定し、サンプル時間の間、入力電圧の共通モードの電
圧を正及び負のアレイにあるキャパシタの上側極板に接
続して前記予定の電圧とすることを含む方法。
（22） （19）項に記載した方法に於いて、シフトさせ
る工程が、正及び負のアレイにあるキャパシタの両端の
電圧を、アナログ入力差分電圧の差電圧の半分に制限す
ることを含む方法。
る工程が、正及び負のアレイにあるキャパシタの両端の
電圧を、アナログ入力差分電圧の差電圧の半分に制限す
ることを含む方法。
（23） （19）項に記載した方法に於いて、前記予定の
共通モードの入力電圧からの、増幅器に対する共通モー
ドの電圧入力の最大偏差を制限する工程を含む方法。
共通モードの入力電圧からの、増幅器に対する共通モー
ドの電圧入力の最大偏差を制限する工程を含む方法。
（24） （19）項に記載した方法に於いて、増幅器の入
力が内部オフセット電圧と関係を持っていて、これが予
定の共通モードの電圧にあり、更に電荷を再分配する
間、増幅器に対する入力に対してオフセット電圧を補償
することを含む方法。
力が内部オフセット電圧と関係を持っていて、これが予
定の共通モードの電圧にあり、更に電荷を再分配する
間、増幅器に対する入力に対してオフセット電圧を補償
することを含む方法。
（25） A/D変換器が共通の上側極板12を持つ、２進法
の重みを持つキャパシタの正のアレイと、共通の上側極
板32を持つ、２進法の重みを持つキャパシタの負のアレ
イとを有する。正及び負のアレイが差動増幅器10の入力
に入り、上側極板の間の差電圧を測定する。サンプル時
間の間、キャパシタの下側極板で差分入力電圧を標本化
し、キャパシタの上側極板は入力信号の共通モードの電
圧におかれる。これによってキャパシタの両端の入力電
圧が、入力信号の差電圧の半分に制限される。保持モー
ド及び再分配モードの間、これが増幅器10に対し、入力
信号に無関係な予定の共通モードの入力電圧となる。
の重みを持つキャパシタの正のアレイと、共通の上側極
板32を持つ、２進法の重みを持つキャパシタの負のアレ
イとを有する。正及び負のアレイが差動増幅器10の入力
に入り、上側極板の間の差電圧を測定する。サンプル時
間の間、キャパシタの下側極板で差分入力電圧を標本化
し、キャパシタの上側極板は入力信号の共通モードの電
圧におかれる。これによってキャパシタの両端の入力電
圧が、入力信号の差電圧の半分に制限される。保持モー
ド及び再分配モードの間、これが増幅器10に対し、入力
信号に無関係な予定の共通モードの入力電圧となる。
第１図はこの発明の一実施例の差分形A/D変換器の標本
化モードを示す回路図、第２図は第１図のA/D変換器の
保持モードを示す回路図、第３図は第１図のA/Dが再分
配モードにある時の回路図であり、図面ではMSBビット
の試験中である。第４図は全てのビットが標本化された
後の、第１図のA/D変換器の最後の形式を示す回路図、
第５図は比較器に於けるオフセット電圧を示す略図、第
６図は比較器に対する入力回路の回路図、第７図はこの
発明の別の実施例の回路図、第８図はこの発明の別の実
施例の回路図、第９図は第８図のA/D変換器に於けるMSB
ビットの電荷の再分配を示す図である。 主な符号の説明 10,58:増幅器 12,32:極板 52,54,78,80:抵抗 56:節 70:電圧源 72,74:NチャンネルMOSトランジスタ 76:電流源 82,84:寄生ゲート・ソース間静電容量 100:補正論理回路 102,104:キャパシタ
化モードを示す回路図、第２図は第１図のA/D変換器の
保持モードを示す回路図、第３図は第１図のA/Dが再分
配モードにある時の回路図であり、図面ではMSBビット
の試験中である。第４図は全てのビットが標本化された
後の、第１図のA/D変換器の最後の形式を示す回路図、
第５図は比較器に於けるオフセット電圧を示す略図、第
６図は比較器に対する入力回路の回路図、第７図はこの
発明の別の実施例の回路図、第８図はこの発明の別の実
施例の回路図、第９図は第８図のA/D変換器に於けるMSB
ビットの電荷の再分配を示す図である。 主な符号の説明 10,58:増幅器 12,32:極板 52,54,78,80:抵抗 56:節 70:電圧源 72,74:NチャンネルMOSトランジスタ 76:電流源 82,84:寄生ゲート・ソース間静電容量 100:補正論理回路 102,104:キャパシタ
Claims (2)
- 【請求項１】差分入力電圧を受取る正及び負の差動入力
を持っていて、それに比例する電圧を出力する差動増幅
器と、共通の上側極板が前記増幅器の正の差動入力に接
続されていて、２進法の重みを持つキャパシタの正のキ
ャパシタ・アレイと、共通の上側極板が前記増幅器の負
の差動入力に接続されていて、２進法の重みを持つキャ
パシタの負のキャパシタ・アレイと、予定のサンプル時
間の間に、差分アナログ入力信号の正の側を正のアレイ
にあるキャパシタの下側極板に、そして差分アナログ入
力信号の負の側を前記負のアレイにあるキャパシタの下
側極板に選択的に接続する様に作用し得るスイッチ手段
と、前記サンプル時間の間、前記差分アナログ入力信号
の共通モードの電圧に等しい電圧を前記正及び負のアレ
イにあるキャパシタの上側極板に接続する手段と、前記
サンプル時間より後の予定の保持時間の間、前記正及び
負のアレイにあるキャパシタの下側極板に予定の基準電
圧を接続する様に作用し得る第２のスイッチ手段と、前
記増幅器の出力電圧に応答して、順次近似方式に従っ
て、前記増幅器手段の入力に対する差電圧をゼロにする
様に、前記正及び負のアレイにあるキャパシタの電荷を
再分配して、アナログ差分入力電圧の電圧レベルに対応
するディジタル値を決定する再分配手段とを有する差分
形アナログ・ディジタル変換器。 - 【請求項２】キャパシタを２進法の重みを有する形で正
のアレイ及び負のアレイに分けて配置して、正のアレイ
にあるキャパシタの上側極板が共通となり、負のアレイ
にあるキャパシタの上側極板が共通となる様にし、正の
差分電圧を正のアレイにあるキャパシタの下側極板に印
加し、負の差分電圧を負のアレイにあるキャパシタの下
側極板に印加しながら共通モード電圧を正及び負のキャ
パシタアレイの前記上側極板に印加することにより正及
び負のキャパシタアレイの前記上側極板にアナログ差分
入力電圧に比例する差分電圧が印加される様に、正及び
負のアレイにあるキャパシタに印加されているアナログ
差分入力電圧を標本化し、それから前記共通モード電圧
を前記上側極板から切り離し、前記下側極板をアースに
接続し、正及び負のキャパシタアレイの前記上側極板を
それぞれ差動増幅器の正及び負の入力に接続し、正及び
負のアレイにあるキャパシタの電荷を再分配して、前記
増幅器の出力信号に応答する順次近似法に従って前記増
幅器の入力にゼロの差分電圧を供給して、アナログ差分
電圧に対応するディジタル値を決定するアナログ・ディ
ジタル変換方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/084,276 US4803462A (en) | 1987-08-11 | 1987-08-11 | Charge redistribution A/D converter with increased common mode rejection |
| US084276 | 1987-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468022A JPS6468022A (en) | 1989-03-14 |
| JP2744021B2 true JP2744021B2 (ja) | 1998-04-28 |
Family
ID=22183920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199764A Expired - Lifetime JP2744021B2 (ja) | 1987-08-11 | 1988-08-10 | 差分形アナログ・ディジタル変換器及びアナログ・ディジタル変換方法 |
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| US (1) | US4803462A (ja) |
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| KR (1) | KR0140757B1 (ja) |
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| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
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- 1987-08-11 US US07/084,276 patent/US4803462A/en not_active Expired - Lifetime
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1988
- 1988-08-10 JP JP63199764A patent/JP2744021B2/ja not_active Expired - Lifetime
- 1988-08-10 KR KR1019880010173A patent/KR0140757B1/ko not_active IP Right Cessation
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