KR101939104B1 - 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법 - Google Patents

아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법 Download PDF

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Abstract

본 기술은 물리적인 해상도가 낮은 아날로그 디지털 변환기의 해상도를 높일 수 있도록 하며, 아날로그 디지털 변환기의 비교부에 의해 발생하는 오프셋 오차를 줄이기 위한 것으로 본 발명에 따른 아날로그 디지털 변환기는 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및 상기 제2 내지 제N캐패시터 각각에 대응하며 제1노드의 전압, 제2노드의 전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고, 제1샘플링 동작시 상기 입력노드에 입력신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하여 상기 입력신호의 일부를 제1디지털 신호로 변환하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하여 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 상기 입력노드에 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 제2디지털 신호로 변환한다.

Description

아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법{ANALOG TO DIGITAL CONVERTER AND METHOD FOR CONVERTING ANALOG TO DIGITAL USING THE SAME}
본 발명은 면적을 줄인 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법에 관한 것이다.
현재 이용되고 있는 대부분의 시스템의 설계가 디지털 신호를 처리하는 기법을 바탕으로 이루어지고 있지만 인간이 접하는 신호는 모두 아날로그 신호이기 때문에 새로운 디지털 기술이 등장하여도 아날로그 신호와의 연결이 이루어지지 않는다면 그 기술은 무용한 기술이 된다. 디지털 신호처리의 최초의 단계인 아날로그 신호를 디지털 신호로 변환하는 단계를 수행하는 아날로그 디지털 변환기의 역할이 중요하다.
도 1은 종래의 아날로그 디지털 변환기의 일부를 나타낸 구성도이다.
도 1에 도시된 바와 같이 아날로그 디지털 변환기는 비교부(110), 제1 내지 제N캐패시터(C1 - CN)를 포함한다.
도 1을 참조하여 아날로그 디지털 변환기에 대해 설명한다.
비교부(110)는 비교전압(VCMP)와 입력노드(IN)의 전압을 비교한 결과를 출력한다. 비교부(110)의 비교결과는 입력노드(IN)로 샘플링된 입력신호를 아날로그 디지털 변환한 디지털 신호의 각 비트가 된다.
제1 내지 제N캐패시터(C1 - CN)의 일단은 입력노드(IN)에 입력되며 제1 내지 제N캐패시터(C1 - CN)의 타단에는 입력신호, 비교전압(VCMP) 또는 하나 이상의 기준전압 중 하나가 인가된다. 제1 내지 제N캐패시터(C1 - CN)의 캐패시턴스 값은 가중치를 가지게 되어 보통 제1 내지 제N캐패시터 중 제K(1≤K≤N)캐패시터의 캐패시턴스 값은 제N캐패시터의 캐패시턴스 값의 2^(N-K-1)배가 된다.
아날로그 디지털 변환기의 동작에 대해서 간단히 살며보면 먼저 샘플링 단계에서는 제1 내지 제N캐패시터(C1 - CN)의 타단에 입력신호가 인가되어 제1 내지 제N캐패시터(C1 - CN)가 충전되어 입력신호가 샘플링된다.
다음으로 변환 단계에서는 비교부(VCMP)의 비교 결과에 따라 제1 내지 제N캐패시터(C1 - CN)의 타단에 하나 이상의 기준전압 중 하나가 인가된다. 변환 단계가 완료되었을 때 제1 내지 제N캐패시터(C1 - CN) 각각의 타단에 어떤 기준전압이 연결되었는지에 따라 입력신호를 아날로그 디지털 변환한 디지털 신호의 각 비트의 값이 결정된다.
일반적으로 입력신호를 N비트의 디지털 신호로 변환하기 위해서는 N개의 캐패시터, N-1개의 캐패시터에 인가될 전압을 선택할 N-1개의 전압 선택부(제N캐패시터(CN)의 타단에는 항상 비교전압(VCMP)이 인가됨), N-1개의 전압 선택부를 제어하기 위한 제어신호를 생성하는 제어부(120)가 필요하다.
여기서 N의 크기가 커질수록 해상도(resolution)가 증가하고 디지털 신호가 실제 입력신호의 값에 가까운 디지털 값을 가지게 된다. 그러나 종래의 아날로그 디지털 변환기의 경우 해상도를 증가시키기 위해 캐패시터 및 제어부(120)의 구성이 크게 증가하며 회로의 면적이 크게 증가한다. 예를 들어 해상도가 2배가 되는 경우 캐패시터의 개수가 2배 증가할 뿐만 아니라 추가된 캐패시터들은 각각 용량도 2배씩 증가하여 캐패시터가 차지하는 면적은 해상도가 증가하기 전보다 2배 이상 증가한다. 또한 캐패시터의 타단에 인가되는 전압을 선택하는 스위칭부(도 1에 미도시 됨)를 제어하기 위한 신호의 개수가 해상도가 증가하기 전보다 2배로 증가하여 제어부(120)의 면적도 2배 이상 증가한다.
따라서 해상도가 2배 증가하는 경우 아날로그 디지털 변환기의 면적은 원래의 2배 이상으로 크게 증가하여 해상도를 높이는데 한계가 있다. 또한 회로 구성이 증가하면서 전력소모도 크게 증가한다.
본 발명은 N비트 해상도를 가지되 입력신호를 아날로그 디지털 변환하고 남은 부분을 재샘플링하여 다시 아날로그 디지털 변환함으로써 해상도는 N비트보다 높게 하면서 면적 및 소모 전력은 작은 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법을 제공한다.
본 발명에 따른 아날로그 디지털 변환기는 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및 상기 제2 내지 제N캐패시터 각각에 대응하며 제1노드의 전압, 제2노드의 전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함할 수 있고, 제1샘플링 동작시 상기 입력노드에 입력신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하여 상기 입력신호의 일부를 제1디지털 신호로 변환하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하여 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 상기 입력노드에 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 제2디지털 신호로 변환한다.
또한 본 발명에 따른 아날로그 디지털 변환기는 입력노드의 전압와 비교전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 상기 제2 내지 제N캐패시터 각각에 대응하며 제1노드의 전압, 제2노드의 전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부; 제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부를 제어하여 상기 입력노드에 입력신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하도록 제어하여 제1디지털 신호를 생성하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호가 인가되도록 제어하여 상기 입력노드에 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하도록 제어하여 제2디지털 신호를 생성하는 제어부; 및 상기 제1디지털 신호 및 상기 제2디지털 신호를 이용해 보정 동작을 수행하여 상기 입력신호를 아날로그 디지털 변환한 디지털 신호를 생성하는 보정부를 포함할 수 있다.
또한 본 발명에 따른 아날로그 디지털 변환방법은 상기 제1 내지 제N캐패시터의 타단에 비교전압을 인가하고, 상기 입력노드에 입력신호를 인가하여 상기 입력신호를 상기 입력노드에 샘플링하는 제1샘플링 단계; 상기 비교부의 출력에 따라 제1기준전압 및 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 각각의 타단에 순서대로 인가하여 상기 입력신호의 일부를 제1디지털 신호로 변환하는 제1변환 단계; 상기 제2 내지 제N캐패시터의 각각의 타단에 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 단계에서 인가되지 않은 전압을 인가한 상태에서 상기 입력노드에 상기 입력신호를 인가하여 상기 제1 내지 제N캐패시터를 충전하고 상기 입력노드에 상기 입력신호를 인가하지 않고 상기 제2 내지 제N캐패시터 각각의 타단에 상기 비교전압을 인가하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 샘플링하는 제2샘플링 단계; 및 상기 비교부의 출력에 따라 제3기준전압 및 제4기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 각각의 타단에 순서대로 인가하여 상기 입력신호 중 상기 제2디지털 신호로 변환되지 않은 부분을 제2디지털 신호로 변환하는 제2변환 단계를 포함할 수 있다.
본 기술은 입력신호를 아날로그 디지털 변환하고 남은 부분을 재샘플링하여 다시 아날로그 디지털 변환함으로써 N비트 해상도를 가지는 기본 아날로그 디지털 변환기의 구성으로 입력신호를 N비트보다 높은 해상도로 아날로그 디지털 변환할 수 있다. 즉 N비트보다 높은 해상도를 가지는 아날로그 디지털 변환기의 면적을 줄일 수 있다.
또한 본 기술은 N비트 해상도를 가지는 기본 아날로그 디지털 변환기의 구성만으로 동작하고, 재샘플링시 전력의 거의 소모하지 않아 N비트보다 높은 해상도를 가지는 아날로그 디지털 변환기의 소모 전력을 줄일 수 있다.
도 1은 종래의 아날로그 디지털 변환기의 일부를 나타낸 구성도,
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 변환기의 구성도,
도 3a 내지 도 3E는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면,
도 4는 본 발명의 다른 일 실시예에 따른 아날로그 디지털 변환기의 구성도,
도 5a 내지 도 5E는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면,
도 6은 본 발명의 일 실시예에 따른 아날로그 디지털 변환방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 비교전압(VCMP)은 비교기에서 비교의 기준이 되는 전압, 즉 입력신호(VIN)의 전압레벨을 결정하는 기준이 되는 전압이다. 아날로그 디지털 변환기는 입력신호(VIN)와 비교전압(VCMP)의 차이를 디지털 신호로 변환한다. 전압은 그 기준에 따라 상대적으로 표현되는 것이므로 보통 비교전압(VCMP)을 그라운드(GND)로 설정하고 나머지 전압을 표시할 수 있다. 편의를 위해 이하에서 비교전압(VCMP)를 그라운드(GND)로 설정하고 나머지 모든 전압의 전압레벨을 표시한 경우에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 변환기의 구성도이다. 도 3A 내지 도 3E는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다.
도 2에 도시된 바와 같이 아날로그 디지털 변환기는 입력노드(IN)의 전압과 비교전압(VCMP)을 비교한 결과를 출력하는 비교부(210), 입력노드(IN)에 일단이 연결된 제1 내지 제N캐패시터(C1 - CN) 및 제2 내지 제N캐패시터(C2 - CN) 각각에 대응하며 제1노드(NO1)의 전압, 제2노드(NO2)의 전압 및 비교전압(VCMP) 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부(S1 - SN-1)를 포함하고, 제1샘플링 동작시 입력노드(IN)에 입력신호(VIN)를 샘플링하고, 제1변환 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)는 비교부(210)의 출력에 따라 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 하나를 선택하여 입력신호(VIN)의 일부를 제1디지털 신호(D1<0:N-2>)로 변환하고, 제2샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)가 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 입력노드(IN)에 입력신호(VIN)를 인가하여 제1변환 동작에서 입력신호(VIN) 중 제1디지털 신호(D1<0:N-2>)로 변환되지 않은 부분을 입력노드(IN)에 샘플링하고, 제2변환 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)는 비교부(210)의 출력에 따라 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 하나를 선택하여 입력신호(VIN) 중 제1디지털 신호(D1<0:N-2>)로 변환되지 않은 부분을 제2디지털 신호(DIG2<0:N-1>)로 변환한다.
또한 아날로그 디지털 변환기는 제1변환 동작 및 제2변환 동작시 비교부(210)의 출력에 응답하여 제1 내지 제N-1전압 선택부(S1 - SN)를 제어하는 제어부(220)를 포함한다. 제어부(220)는 입력노드(IN)의 전압과 비교전압(VCMP)을 비교결과 입력노드(IN)의 전압이 비교전압(VCMP)보다 크면 당해 비교결과에 의해 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 하나를 선택하는 전압 선택부가 제2노드(NO2)의 전압을 선택하도록 제어하고, 반대의 경우 제1노드(NO1)의 전압을 선택하도록 제어한다.
도 2 및 도 3A 내지 도 3E를 참조하여 아날로그 디지털 변환기에 대해 설명한다.
본 발명은 캐패시터 어레이(capacitor array)를 포함하며 캐패시터 어레이의 전하 재분배를 이용하여 아날로그 신호를 디지털 신호로 변환한다. 이를 위해 제1 내지 제N캐패시터(C1 - CN)의 캐패시턴스(capacitance) 값은 다음과 같은 관계를 가진다. 제2 내지 제N캐패시터 중 제K(1≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(N-2)배이다. 예를 들어 제3캐패시터(C3)의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2배(2^(3-1)배)이다.
제X(1≤X≤N-1)전압 선택부(SX)는 제X+1캐패시터(CX+1)에 대응한다. 예를 들어 제4전압 선택부(S4)는 제5 캐패시터(C5)에 대응한다. 이하에서는 'N' = 6인 경우에 대해서 설명한다. 'N'의 값은 설계에 따라 달라질 수 있다.
본 발명에 따른 아날로그 디지털 변환기는 입력노드(IN)에 샘플링되는 입력신호(VIN)를 2회의 변환 동작을 통해 2N-1비트의 디지털 신호(DIG<0:2N-2>)로 변환한다. 이하에서는 2회의 변환 동작을 나누어 아날로그 디지털 변환기의 동작을 설명한다.
(1) 아날로그 디지털 변환기의 첫번째 변환동작
도 3A는 아날로그 디지털 변환기의 제1샘플링 동작을 설명하기 위한 도면이다. 제1샘플링 동작시 아날로그 디지털 변환기는 입력노드(IN)에 입력노드(IN)로 인가되는 입력신호(VIN)를 샘플링한다. 입력신호(VIN)는 특징이 전압레벨로 나타나는 아날로그 신호에 해당한다.
도 3A에 도시된 바와 같이 제1샘플링 동작시 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)을 선택한 상태에서 스위치(SW)를 턴온하여 입력노드(IN)에 입력신호(VIN)가 인가된다. 즉 제1 내지 제6캐패시터(C1 - C6)의 타단에 비교전압(VCMP)이 인가된 상태에서 입력노드(IN, 제1 내지 제6캐패시터(C1 - C6)의 일단)임)에 입력신호(VIN)가 인가된다. 제1 내지 제6캐패시터(C1 - C6)는 입력신호(VIN)에 의해서 전하가 충전된다. 입력신호(VIN)의 전압레벨은 비교전압(VCMP)보다 높을 수도 있고, 낮을 수도 있다. 제1 내지 제6캐패시터(C1 - C6)의 충전이 완료되면 스위치(SW)를 턴오프하고, 입력노드(IN)에 입력신호(VIN)가 샘플링된다(VCMP가 GND로 설정되었으므로 VIN이 샘플링됨).
제어부(220)는 제1변환 동작시 제1노드(NO1)에는 비교전압(VCMP)보다 기준전압(VREF)만큼 큰 제1기준전압(VREF1, VCMP가 GND로 설정되었으므로 +VREF임)을 인가하고 제2노드(NO2)에는 비교전압(VCMP)보다 기준전압(VREF)만큼 작은 제2기준전압(VREF2, VCMP가 GND로 설정되었으므로 -VREF임)을 인가한다.
제1변환 동작시 비교부(210)는 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)를 선택한 상태에서 첫번째로 입력노드(IN)의 전압과 비교전압(VCMP)를 비교한 결과를 출력한다. 첫번째 비교결과 입력노드(IN)의 전압이 비교전압(VCMP)보다 큰 경우 제1디지털 신호(D1<0:4>)의 최상위 비트(D1<4>)가 '1'로 결정되며 제5전압 선택부(S5)는 제어부(220)의 제어에 의해 제2노드(NO2)의 전압(제2기준전압(VREF2, -VREF)임)을 선택한다. 반대로 입력노드(IN)의 전압이 비교전압(VCMP)보다 작은 경우 제1디지털 신호(D1<0:4>)의 최상위 비트(D1<4>)가 '0'로 결정되며 제5전압 선택부(S5)는 제어부(220)의 제어에 의해 제1노드(NO1)의 전압(제1기준전압(VREF1, +VREF)임)을 선택한다. 이 과정에서 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하가 재분배된다. 전하량 보존 법칙에 의해 제5전압 선택부(S5)가 제5전압 선택부(S5)가 제1기준전압(VREF1, +VREF)을 선택한 경우 입력노드(IN)의 전압이 VIN + VREF/2가 되고, 제2기준전압(VREF2, -VREF)을 선택한 경우 입력노드(IN)의 전압이 VIN - VREF/2가 된다.
위와 동일한 과정을 통해 비교부(210)의 두번째 내지 다섯번째 비교결과에 의해 제1디지털 신호(D1<0:4>)의 D1<3>, D1<2>, D1<1>, D1<0>의 값이 순차로 정해지며, 제4전압 선택부(S4) 내지 제1전압 선택부(S1)가 각각 제1기준전압(VREF1, +VREF) 또는 제2기준전압(VREF2, -VREF) 중 하나를 선택한다. 이때 각 변환단계에서 전하의 재분배가 일어나고 전하량 보존 법칙에 의해 입력노드(IN)의 전압이 변한다. 변환 동작이 완료된 후 제1디지털 신호(D1<0:4>)의 각 비트 중 제1기준전압(VREF1, +VREF)을 선택한 전압 선택부에 대응하는 비트의 값은 '0'이고, 제2기준전압(VREF2, -VREF)을 선택한 전압 선택부에 대응하는 비트의 값은 '1'이다.
도 3B는 제1변환 동작이 완료된 후 제1 내지 제5전압 선택부(S1 - S5)가 전압을 선택한 상태의 일실시예를 나타내는 도면이다. 제5전압 선택부(S5), 제4전압 선택부(S4), 제2전압 선택부(S2), 제1전압 선택부(S1)는 제1기준전압(VREF1, +VREF)을 선택하였고, 제3전압 선택부(S3)는 제2기준전압(VREF2, -VREF)을 선택했으므로 제1디지털 신호(D1<0:4>)의 값은 (D1<4>, D1<3>, D1<2>, D1<1>, D1<0>) = (0, 0, 1, 0, 0)이다.
여기서 제1변환 동작이 완료되고 입력노드(IN)에 남은 전압(VX)은 VX = VIN + VREF/2 + VREF/4 - VREF/8 + VREF/16 + VREF/32이다. 이 식을 일반화시키면 제1변환 동작이 완료되고 입력노드(IN)에 남은 전압(VX)은 VX = VIN + A5*VREF/2 + A4*VREF/4 + A3*VREF/8 + A2*VREF/16 + A1*VREF/32이 된다. A1 - A5는 부호를 결정하는 요소로 +1, -1 중 하나이며 제Y전압 선택부(SY)가 제1기준전압(VREF1, +VREF)를 선택한 경우 AY는 +1이 되고, 제Y전압 선택부(SY)가 제2기준전압(VREF2, -VREF)를 선택한 경우 AY는 -1이 된다.
본 발명은 첫번째 변환동작을 완료하고 남은 전압(VX)를 샘플링하여 두번째 변환동작에서 다시 아날로그 디지털 변환한다. 여기서 남은 전압(VX, 이하 레지듀 전압(VX)이라 함)을 샘플링하는 방법에 대해 후술한다.
(2) 아날로그 디지털 변환기의 두번째 변환동작
도 3C 및 도 3D는 아날로그 디지털 변환기의 제2샘플링 동작을 설명하기 위한 도면이다. 레지듀 전압(VX)을 입력노드(IN)에 샘플링하기 위해 아날로그 디지털 변환기는 다음과 같이 동작한다.
먼저 도 3C와 같이 스위치(SW)를 턴온하여 입력신호(VIN)을 입력노드(VIN)에 인가하고, 다음으로 제1 내지 제5전압 선택부(S1 - S5)는 제1노드(NO1)의 전압(제1기준전압(VREF1, +VREF)임) 및 제2노드(NO2)의 전압(제2기준전압(VREF2, -VREF)임) 중 제1변환 동작시 선택하지 않은 노드의 전압을 선택한다. 즉, 제1변환 동작시 선택한 전압과 반대 전압을 선택한다. 예를 들어 제3전압 선택부(S3)가 제1변환 동작에서 제1기준전압(VREF1, +VREF)를 선택한 경우 제2샘플링 동작을 위해 제2기준전압(VREF2, -VREF)를 선택한다. 도 3C는 도 3B의 레지듀 전압(VX)을 샘플링하기 위해 제1 내지 제5전압 선택부(S1 - S5)가 제1기준전압(VREF1, +VREF) 및 제2기준전압(VREF2, -VREF) 중 도 3B에서 선택하지 않은 노드의 전압을 선택한 상태를 나타낸다. 제5전압 선택부(S5), 제4전압 선택부(S4), 제2전압 선택부(S2), 제1전압 선택부(S1)는 제2기준전압(VREF2, -VREF)을 선택하고, 제3전압 선택부(S3)는 제1기준전압(VREF1, +VREF)을 선택한다.
이때 제1캐패시터(C1)의 캐패시턴스 값을 '1'(단위를 무시함)이라고 하면(계산의 편의를 위함임) 입력노드(IN)에 충전된 전하량은 (VIN) + (VIN + VREF) + 2*(VIN + VREF) + 4*(VIN - VREF) + 8*(VIN + VREF) + 16*(VIN + VREF)가 된다. 참고로 첫번째 괄호부터 여섯번째 괄호까지 순서대로 각각 제1 내지 제6캐패시터(C1 - C6)에 충전된 전하량이 된다.
제1 내지 제6캐패시터(C1 - C6)가 모두 충전되면 도 3D와 같이 스위치(SW)를 턴오프하고 제1 내지 제5전압 선택부(S1 - S5)가 모두 비교전압(VCMP)을 선택하도록 한다. 이렇게 연결상태를 변경하면 제1 내지 제6캐패시터(C1 - C6)에 충전된 전아가 재분배되어 입력노드(IN)의 전압이 결정된다. 이때 입력노드(IN)의 전압을 재샘플링 전압(VX)라 하고 전하량 보존법칙을 이용해 재샘플링 전압을 구하면 다음과 같다.
(VIN) + (VIN + VREF) + 2*(VIN + VREF) + 4*(VIN - VREF) + 8*(VIN + VREF) + 16*(VIN + VREF) = 32*VX
등호의 좌항은 도 3C 상태에서 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하량을 나타낸 것이고, 등호의 우항은 도 3C 상태에서 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하량을 나타낸 것으로 전하량 보존법칙에 의해 좌항과 우항은 같은 값을 가져야 한다. 등식을 재샘플링 전압(VX)에 대해 정리하면 재샘플링 전압(VX)은 VX = VIN + VREF/2 + VREF/4 - VREF/8 + VREF/16 + VREF/32으로 레지듀 전압(VX)과 같다는 것을 알 수 있다. 즉 도 3C 및 도 3D의 과정을 거쳐 레지듀 전압(VX)을 다른 구성없이 입력노드(IN)에 다시 샘플링할 수 있다.
레지듀 전압(VX)이 VX = VIN + A5*VREF/2 + A4*VREF/4 + A3*VREF/8 + A2*VREF/16 + A1*VREF/32이라고하면 도 3C의 상태에서 제1 내지 제6캐패시터(C1 - C6)에 충전된 전하량은 (VIN) + (VIN + A1*VREF) + 2*(VIN + A2*VREF) + 4*(VIN + A3*VREF) + 8*(VIN + A4*VREF) + 16*(VIN + A5*VREF)가 된다. 이것은 32*VX와 같아야 하므로 결과적으로 VX = VIN + A5*VREF/2 + A4*VREF/4 + A3*VREF/8 + A2*VREF/16 + A1*VREF/32로 VX와 같아지며 이것은 도 3C와 도 3D에서 설명한 동작을 수행하는 경우 일반적으로 만족한다.
일반적으로 6개의 캐패시터를 포함하는 아날로그 디지털 변환기의 경우 6비트 해상도로 아날로그 디지털 변환이 가능한데 제1변환 동작시 5비트만 변환하는 이유는 제2샘플링 동작시 전압 선택부로 이전에 선택했던 것과 반대 전압을 선택해주어야 레지듀 전압(VX)을 샘플링할 수 있기 때문이다(제1캐패시터(C1)의 타단에는 항상 비교전압(VCMP)이 인가됨).
비교부(210)의 오프셋 전압 없는 이상적인 경우 레지듀 전압(VX) 또는 재샘플링 전압(VX)은 -VREF/(2^(N-1))보다 크고 VREF/(2^(N-1))보다 작은 범위를 가진다. 따라서 제어부(220)는 제2변환 동작시 제1노드(NO1)에는 비교전압(VCMP)보다 기준전압을 2^(N-1)로 나눈 전압(VREF/(2^(N-1)))만큼 큰 제3기준전압(VREF3, VCMP가 GND로 설정되었으므로 +VREF/(2^(N-1))임)을 인가하고 제2노드(NO2)에는 비교전압(VCMP)보다 기준전압을 2^(N-1)로 나눈 전압(VREF/(2^(N-1)))만큼 작은 제4기준전압(VREF4, VCMP가 GND로 설정되었으므로 -VREF/(2^(N-1))임)을 인가한다.
제2변환 동작시 비교부(210)는 제1 내지 제5전압 선택부(S1 - S5)가 비교전압(VCMP)를 선택한 상태에서 첫번째로 입력노드(IN)의 전압과 비교전압(VCMP)를 비교한 결과를 출력한다. 첫번째 비교결과 입력노드(IN)의 전압이 비교전압(VCMP)보다 큰 경우 제2디지털 신호(D2<0:5>)의 최상위 비트(D1<4>)가 '1'로 결정되며 제5전압 선택부(S5)는 제어부(220)의 제어에 의해 제2노드(NO2)의 전압(제4기준전압(VREF4, -VREF/(2^(N-1))임)을 선택한다. 반대로 입력노드(IN)의 전압이 비교전압(VCMP)보다 작은 경우 제2디지털 신호(D2<0:5>)의 최상위 비트(D2<5>)가 '0'로 결정되며 제5전압 선택부(S5)는 제어부(220)의 제어에 의해 제1노드(NO1)의 전압(제3기준전압(VREF3, +VREF/(2^(N-1))임)을 선택한다. 이 과정에서 제1 내지 제6캐패시터(C1 - C6)에 저장된 전하가 재분배된다. 전하량 보존 법칙에 의해 제5전압 선택부(S5)가 제5전압 선택부(S5)가 제3기준전압(VREF3, +VREF/(2^(N-1)))을 선택한 경우 입력노드(IN)의 전압이 VX + VREF/(2^N)가 되고, 제4기준전압(VREF2, -VREF/(2^(N-1)))을 선택한 경우 입력노드(IN)의 전압이 VX - VREF/(2^N)가 된다.
위와 동일한 과정을 통해 비교부(210)의 두번째 내지 여섯번째 비교결과에 의해 제2디지털 신호(D2<0:5>)의 D2<4>, D2<3>, D2<2>, D2<1>, D2<0>의 값이 순차로 정해지며, 제4전압 선택부(S4) 내지 제1전압 선택부(S1)가 각각 제3기준전압(VREF3, +VREF/(2^(N-1))) 또는 제4기준전압(VREF2, -VREF/(2^(N-1))) 중 하나를 선택한다. 제1전압 선택부(S1)가 제3기준전압(VREF3, +VREF/(2^(N-1))) 및 제4기준전압(VREF2, -VREF/(2^(N-1))) 중 하나를 선택하고 난 후 마지막에 한번 더 입력노드(IN)의 전압과 비교전압(VCMP)을 비교한 결과에 따라 D2<0>의 값이 결정된다.
이때 상술한 바와 같이 각 변환단계에서 전하의 재분배가 일어나고 전하량 보존 법칙에 의해 입력노드(IN)의 전압이 변한다. 변환 동작이 완료된 후 제1디지털 신호(D2<1:5>)의 각 비트 중 제3기준전압(VREF3, +VREF/(2^(N-1)))을 선택한 전압 선택부에 대응하는 비트의 값은 '0'이고, 제4기준전압(VREF2, -VREF/(2^(N-1)))을 선택한 전압 선택부에 대응하는 비트의 값은 '1'이다.
도 3E는 제2변환 동작이 완료된 후 제1 내지 제5전압 선택부(S1 - S5)가 전압을 선택한 상태의 일실시예를 나타내는 도면이다. 제4전압 선택부(S4), 제1전압 선택부(S1)는 제3기준전압(VREF3, +VREF/(2^(N-1)))을 선택했고, 제5전압 선택부(S5), 제3전압 선택부(S3), 제2전압 선택부(S2)는 제4기준전압(VREF2, -VREF/(2^(N-1)))을 선택했고, 여섯번째 비교결과가 '1'이라고 가정하는 경우 제2디지털 신호(D2<0:5>)의 값은 (D2<5>, D2<4>, D2<3>, D2<2>, D2<1>, D2<0>) = (1, 0, 1, 1, 0, 1)이다.
제1변환 동작에서는 입력신호(VIN)를 제1기준전압(VREF1, +VREF) 및 제2기준전압(VREF2, -VREF)을 이용하여 아날로그 디지털 변환한 것이고, 제2변환 동작에서는 제1변환 동작에서 입력신호(VIN)를 변환하고 남은 레지듀 전압(VX)을 샘플링한 재샘플링 전압(VX)을 제3기준전압(VREF3, +VREF/(2^(N-1))) 및 제4기준전압(VREF2, -VREF/(2^(N-1)))을 이용하여 아날로그 디지털 변환 것이다.
결과적으로 아날로그 디지털 변환기는 입력신호(VIN)를 2N-1비트인 디지털 신호(D<0:2N-1>) 아날로그 디지털 변환한 것으로 제1디지털 신호(D1<0:N-2>)는 디지털 신호(D<0:2N-1>)의 상위 N-1비트이고, 제2디지털 신호(D2<0:N-1>)는 디지털 신호(D<0:2N-1>)의 하위 N비트가 된다. 상술한 예에서는 6비트 해상도를 가지는 아날로그 디지털 변환기를 이용하여 5비트의 제1디지털 신호(D1<0:4>) 및 6비트의 제2디지털 신호(D2<0:5>)를 생성하고, 이들의 조합으로 입력신호(VIN)를 아날로그 디지털 변환한 11비트의 디지털 신호(D<0:10>)를 생성한 것이 된다. 디지털 신호(D<0:10>)의 상위 5비트는 제1디지털 신호(D1<0:4>)가 되고, 디지털 신호(D<0:10>)의 하위 6비트는 제2디지털 신호(D2<0:5>)가 된다. 각 비트의 대응관계는 다음과 같다.
(D1<4>, D1<3>, D1<2>, D1<1>, D1<0>, D2<5>, D2<4>, D2<3>, D2<2>, D2<1>, D2<0>) = (D<10>, D<9>, D<8>, D<7>, D<6>, D<5>, D<4>, D<3>, D<2>, D<1>, D<0>)
따라서 입력신호(VIN)를 11비트의 해상도로 아날로그 디지털 변환한 디지털 신호(D<0:10>)의 값은 (D<10>, D<9>, D<8>, D<7>, D<6>, D<5>, D<4>, D<3>, D<2>, D<1>, D<0>) = (0, 0, 1, 0, 0, 1, 0, 1, 1, 0, 1)이 된다.
본 발명에 따른 아날로그 디지털 변환기는 작은 비트의 해상도를 가지는 아날로그 디지털 변환기를 여러번 사용하여 아날로그 신호를 자신의 물리적인 해상도보다 높은 해상도로 아날로그 디지털 변환할 수 있다. 또한 레지듀 전압의 재샘플링을 위해 상술한 전압 선택부의 동작을 이용하여 레지듀 전압을 재샘플링을 위한 다른 구성이 필요하지 않다.
상술한 예에서는 6비트인 아날로그 디지털 변환기로 2회 변환동작을 수행하여 입력신호를 11비트의 디지털 신호로 변환하는 경우에 대해서 설명하였다. 그러나 아날로그 디지털 변환기의 물리적 해상도는 설계에 따라 얼마든지 변경할 수 있다. 또한 아날로그 디지털 변환기로 하나의 입력신호를 변환하기 위해 수행하는 변환동작의 횟수도 얼마든지 증가시킬 수 있다. 예를 들어 4비트의 물리적 해상도를 가지는 아날로그 디지털 변환기로 4회 변환동작을 수행하는 경우 1 - 3회째 변환 동작의 경우 물리적인 해상도보다 1비트 낮은 해상도(3비트)로 변환하여 재샘플링하고 4회째 변환동작에서 물리적인 해상도인 4비트로 변환하여 총 3 + 3 + 3 + 4 = 13비트의 디지털 신호를 생성할 수 있다.
즉 아날로그 디지털 변환기의 물리적 해상도보다 1비트 낮은 해상도도 변경하여 재샘플링하는 경우 얼마든지 아날로그 디지털 변환기를 이용해 연속적으로 변환이 가능하다. 이때 기준전압의 크기는 점점 작아져야 한다. 예를 들어 1회째 변환에서 VREF 및 -VREF를 사용하여 N비트로 변환한 경우 그 다음 변환에서는 VREF/(2^N), -VREF/(2^N)을 사용하여 변환해야 한다.
도 4는 본 발명의 다른 일 실시예에 따른 아날로그 디지털 변환기의 구성도이다. 도 5A 내지 도 5E는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다.
도 4의 아날로그 디지털 변환기는 도 2의 아날로그 디지털 변환기와 비슷한 방법으로 입력신호(VIN)를 디지털 신호로 변환하되, 비교부(410)의 오프셋(offset)을 보정하기 위한 구성 및 동작을 포함한다.
도 4에 도시된 바와 같이, 아날로그 디지털 변환기는 입력노드(IN)의 전압과 비교전압(VCMP)을 비교한 결과를 출력하는 비교부(410), 입력노드(IN)에 일단이 연결된 제1 내지 제N캐패시터(C1 - CN), 제2 내지 제N캐패시터(C2 - CN) 각각에 대응하며 제1노드(NO1)의 전압, 제2노드(NO2)의 전압 및 비교전압(VCMP) 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부(S1 - SN-1), 제1샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)를 제어하여 입력노드(IN)에 입력신호(VIN)를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 하나를 선택하도록 제어하여 제1디지털 신호(D1<0:N-2>)를 생성하고, 제2샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)가 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 입력노드(IN)에 입력신호(VIN)가 인가되도록 제어하여 입력노드(IN)에 제1변환 동작에서 입력신호(VIN) 중 제1디지털 신호(D1<0:N-2>)로 변환되지 않은 부분을 샘플링하고, 제2변환 동작시 제1 내지 제N-1전압 선택부(S1 - SN-1)가 비교부(410)의 출력에 따라 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 하나를 선택하도록 제어하여 제2디지털 신호(D2<0:N-1>)를 생성하는 제어부(420), 제1디지털 신호(D1<0:N-2>) 및 제2디지털 신호(D2<0:N-1>)를 이용해 보정 동작을 수행하여 입력신호(VIN)를 아날로그 디지털 변환한 디지털 신호(D<0:2N-3>)를 생성하는 보정부(430)를 포함한다.
제어부(420)는 입력노드(IN)의 전압과 비교전압(VCMP)을 비교결과 입력노드(IN)의 전압이 비교전압(VCMP)보다 크면 당해 비교결과에 의해 제1노드(NO1)의 전압 및 제2노드(NO2)의 전압 중 하나를 선택하는 전압 선택부가 제2노드(NO2)의 전압을 선택하도록 제어하고, 반대의 경우 제1노드(NO1)의 전압을 선택하도록 제어한다.
도 4 및 도 5A 내지 도 5E를 참조하여 아날로그 디지털 변환기에 대해 설명한다. 도 4의 아날로그 디지털 변환기는 도 2의 아날로그 디지털 변환기와 거의 비슷하게 동작하지만 비교부(410)의 오프셋으로 인한 오차를 줄이기 위한 보상 동작을 수행한다는 점에서 차이를 가지므로 이러한 차이점을 중심으로 설명한다.
본 발명은 캐패시터 어레이(capacitor array)를 포함하며 캐패시터 어레이의 전하 재분배를 이용하여 아날로그 신호를 디지털 신호로 변환한다. 이를 위해 제1 내지 제N캐패시터(C1 - CN)의 캐패시턴스(capacitance) 값은 다음과 같은 관계를 가진다. 제2 내지 제N캐패시터 중 제K(1≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(N-2)배이다. 예를 들어 제3캐패시터(C3)의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2배(2^(3-1)배)이다.
제X(1≤X≤N-1)전압 선택부(SX)는 제X+1캐패시터(CX+1)에 대응한다. 예를 들어 제4전압 선택부(S4)는 제5 캐패시터(C5)에 대응한다. 이하에서는 'N' = 6인 경우에 대해서 설명한다. 'N'의 값은 설계에 따라 달라질 수 있다.
본 발명에 따른 아날로그 디지털 변환기는 입력노드(IN)에 샘플링되는 입력신호(VIN)를 2회의 변환 동작을 통해 2N-2비트의 디지털 신호(DIG<0:2N-3>)로 변환한다. 이하에서는 2회의 변환 동작을 나누어 아날로그 디지털 변환기의 동작을 설명한다.
(1) 아날로그 디지털 변환기의 첫번째 변환동작
도 5A는 아날로그 디지털 변환기의 제1샘플링 동작을 설명하기 위한 도면이고, 도 5B는 아날로그 디지털 변환기의 제1변환 동작을 설명하기 위한 도면이다. 첫번째 변환동작시 아날로그 디지털 변환기의 동작은 도 2, 도 3A, 도 3B의 설명에서 상술한 바와 동일하다. 따라서 자세한 설명을 생략하며 제1변환 동작 결과 생성된 제1디지털 신호(D1<0:4>)의 값도 도 2, 도 3A, 도 3B의 설명에서 예로든 값인 (D1<4>, D1<3>, D1<2>, D1<1>, D1<0>) = (0, 0, 1, 0, 0)이라고 하자. 아날로그 디지털 변환기의 첫번째 변환동작 결과 입력노드(IN)에 남은 레지듀 전압(VX)의 값은 도 2, 도 3A, 도 3B의 설명에서 상술한 바와 동일하다.
(2) 아날로그 디지털 변환기의 두번째 변환동작
도 5C 및 도 5D는 아날로그 디지털 변환기의 제2샘플링 동작을 설명하기 위한 도면이다. 아날로그 디지털 변환기는 도 5C 및 도 5D에 도시된 과정을 통해 첫번째 변환동작이 완료되고 입력노드(IN)에 남은 레지듀 전압(VX)을 입력노드(IN)에 샘플링하며 이것을 재샘플링 전압(VX)이라 한다. 레지듀 전압(VX)을 샘플링하는 과정은 도 3C 및 도 3D의 설명에서 상술한 바와 동일하다.
도 5E는 제2변환 동작을 설명하기 위한 도면이다. 도 4의 아날로그 디지털 변환기의 경우 제2변환 동작시 도 2의 아날로그 디지털 변환기와 다르게 제1노드(NO1)에는 비교전압(VCMP)보다 기준전압(VREF)을 2^(N-2)로 나눈 전압(VREF/(2^(N-2)))만큼 큰 제3기준전압(VREF3, VCMP가 GND로 설정되었으므로 +VREF/(2^(N-2))임)을 인가하고, 제2노드(NO2)에 비교전압(VCMP)보다 기준전압(VREF)을 2^(N-2)로 나눈 전압(VREF/(2^(N-2)))만큼 작은 제4기준전압(VREF4, VCMP가 GND로 설정되었으므로 -VREF/(2^(N-2))임)을 인가한다. 이것은 비교부(410)의 오프셋을 보정동작을 수행하기 위하여 다시 한번 넓은 전압 범위에서 아날로그 디지털 변환을 해야하기 때문이다.
제1노드(NO1) 및 제2노드(NO2)에 각각 인가되는 제3기준전압(VREF3, +VREF/(2^(N-2))) 및 제4기준전압(VREF4, -VREF/(2^(N-2)))의 크기가 도 2의 아날로그 디지털 변환기와 다르다는 점을 제외하면 재샘플링 전압(VX)을 아날로그 디지털 변환하여 제2디지털 신호(D2<0:5>)를 생성하는 과정은 도 2 및 도 3E의 설명에서 상술한 바와 동일하다. 따라서 자세한 설명을 생략하며 제2변환 동작 결과 생성된 제2디지털 신호(D2<0:5>)의 값도 도 2, 도 3E의 설명에서 예로든 값인 (D2<5>, D2<4>, D2<3>, D2<2>, D2<1>, D2<0>) = (1, 0, 1, 1, 0, 1)이라고 하자.
(3) 제1디지털 신호(D1<0:4>) 및 제2디지털 신호(D2<0:5>)를 이용한 보정 동작
오차 보정부(430)는 제1디지털 신호(D1<0:4>) 및 제2디지털 신호(D2<0:5>)를 이용하여 오차를 보정하고 디지털 신호(D<0:9>)를 생성한다. 보다 자세히 살펴보면 오차 보정부(430)는 제1디지털 신호(D1<0:4>)를 N-1(6-1, 즉 5)비트만큼 쉬프팅하여 생성된 2N-2(2*6 - 2, 즉 10)비트의 제1보정 디지털 신호(DC1<0:9>)와 제2디지털 신호(D2<0:5>)를 합하여 디지털 신호(D<0:9>)를 생성한다.
(D1<4>, D1<3>, D1<2>, D1<1>, D1<0>) = (0, 0, 1, 0, 0)이므로 제1보정 디지털 신호(DC1<0:9>)의 값은 (DC1<9>, DC1<8>, DC1<7>, DC1<6>, DC1<5>, DC1<4>, DC1<3>, DC1<2>, DC1<1>, DC1<0>) = (0, 0, 1, 0, 0, 0, 0, 0, 0, 0)이 된다. 즉 제1디지털 신호(D1<0:N-2>)의 각 비트를 N-1자리만큼 올려주고 새로 생긴 N-1의 값은 '0'으로 하는 것이 제1보정 디지털 신호(D1<0:2N-3>)가 된다. 다시 말하면 제1보정 디지털 신호(DC1<0:2N-3>)의 2N-2비트 중 상위 N-1비트(DC1<N-1:2N-3>)는 제1디지털 신호(D1<0:N-2>)와 동일하고, 제1보정 디지털 신호(DC1<0:2N-3>)의 2N-2비트 중 하위 N-1비트(DC1<0:N-2>)는 '0'이다. 이값을 제2디지털 신호(D2<0:5>)와 합한 값이 디지털 신호(D<0:9>)가 된다. 따라서 상술한 예에서 디지털 신호(D<0:9>)의 값은 (D1<9>, D1<8>, D1<7>, D1<6>, D1<5>, D1<4>, D1<3>, D1<2>, D1<1>, D1<0>) = (0, 0, 1, 0, 1, 0, 1, 1, 0, 1)이 된다.
제1변환 동작에 의해 생성된 제1디지털 신호(D1<0:N-2>)와 제2변환 동작에 의해 생성된 제2디지털 신호(D2<0:N-1>)를 결합하되 도 2의 아날로그 디지털 변환기와 달리 제1디지털 신호(D1<0:N-2>)의 최하위 비트와 제2디지털 신호(D2<0:N-1>)의 최상위 비트가 겹쳐지도록 제1디지털 신호(D1<0:N-2>)의 값을 쉬프팅하여 더한 값이 디지털 신호(D<0:2N-3>)가 된다. 수식으로 나타내면 다음과 같다.
Figure 112012070050582-pat00001
즉 제1변환 동작에서 비교부(410)가 마지막으로 비교한 결과와 제2변환 동작에서 비교부(410)가 처음으로 비교한 결과는 입력노드(IN)의 전압이 동일한 전압 범위 내에 있다는 가정하에 비교전압(VCMP)과 비교한 것으로 이 결과를 합하여 비교부(410)의 오프셋을 보정할 수 있다.
본 발명에 따른 아날로그 디지털 변환기는 작은 비트의 해상도를 가지는 아날로그 디지털 변환기를 여러번 사용하여 아날로그 신호를 자신의 물리적인 해상도보다 높은 해상도로 아날로그 디지털 변환할 수 있다. 또한 레지듀 전압의 재샘플링을 위해 상술한 전압 선택부의 동작을 이용하여 레지듀 전압을 재샘플링을 위한 다른 구성이 필요하지 않다. 또한 제1변환 동작 결과 생성된 디지털 신호와 제2변환 동작 결과 생성된 디지털 신호를 이용하여 오차 보정 동작을 수행함으로써 비교부의 오프셋으로 인한 오차를 보정할 수 있다.
상술한 예에서는 6비트인 아날로그 디지털 변환기로 2회 변환동작을 수행하여 입력신호를 10비트의 디지털 신호로 변환하는 경우에 대해서 설명하였다. 그러나 아날로그 디지털 변환기의 물리적 해상도는 설계에 따라 얼마든지 변경할 수 있다. 또한 아날로그 디지털 변환기로 하나의 입력신호를 변환하기 위해 수행하는 변환동작의 횟수도 얼마든지 증가시킬 수 있다. 예를 들어 5비트의 물리적 해상도를 가지는 아날로그 디지털 변환기로 3회 변환동작을 수행하는 경우 1 - 2회째 변환 동작의 경우 물리적인 해상도보다 1비트 낮은 해상도(4비트)로 변환하여 재샘플링하고 3회째 변환동작에서 물리적인 해상도인 5비트로 변환한다. 이렇게 생성된 신호를 1회째 변환에서 생성된 디지털 신호의 최하위 비트와 2회째 변환에서 생성된 디지털 신호의 최상위 비트를 겹쳐서 더하고, 2회째 변환에서 생성된 디지털 신호의 최하위 비트와 3회째 변환에서 생성된 디지털 신호의 최상위 비트를 겹쳐서 더하여 최종적으로 4 + 4 + 5 - 2(겹쳐서 더해진 비트 수) = 11비트의 디지털 신호를 생성할 수 있다.
즉 아날로그 디지털 변환기의 물리적 해상도보다 1비트 낮은 해상도도 변경하여 재샘플링하는 경우 얼마든지 아날로그 디지털 변환기를 이용해 연속적으로 변환이 가능하다. 이때 기준전압의 크기는 점점 작아져야 한다. 예를 들어 1회째 변환에서 VREF 및 -VREF를 사용하여 N비트로 변환한 경우 그 다음 변환에서는 VREF/(2^(N-1)), -VREF/(2^(N-1))을 사용하여 변환해야 한다. 그리고 마지막에 앞단계에서 생성된 디지털 신호의 최하위 비트와 다음 단계에서 생성된 디지털 신호의 최상위 비트를 겹쳐서 더하는 보정을 통해 비교부(410)의 오프셋을 보정한 디지털 신호를 생성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 아날로그 디지털 변환방법을 설명하기 위한 순서도이다.
도 6에 도시된 바와 같이, 아날로그 디지털 변환방법은 제1 내지 제N캐패시터(C1 - CN)의 타단에 비교전압(VCMP)을 인가하고, 입력노드(IN)에 입력신호(VIN)를 인가하여 입력신호(VIN)를 입력노드(IN)에 샘플링하는 제1샘플링 단계(S1), 비교부의 출력에 따라 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 하나를 선택하여 제2 내지 제N캐패시터(C2 - CN) 각각의 타단에 순서대로 인가하여 입력신호(VIN)의 일부를 제1디지털 신호로 변환하는 제1변환 단계(S2), 제2 내지 제N캐패시터(C2 - CN)의 각각의 타단에 제1기준전압(VREF1) 및 제2기준전압(VREF2) 중 제1변환 단계(S2)에서 인가되지 않은 전압을 인가한 상태에서 입력노드(IN)에 입력신호(VIN)를 인가하여 제1 내지 제N캐패시터(C1 - CN)를 충전하고 입력노드(IN)에 입력신호(VIN)를 인가하지 않고 제2 내지 제N캐패시터(C2 - CN) 각각의 타단에 비교전압(VCMP)을 인가하여 입력신호(VIN) 중 제1디지털 신호로 변환되지 않은 부분을 샘플링하는 제2샘플링 단계(S3) 및 비교부의 출력에 따라 제3기준전압(VREF3) 및 제4기준전압(VREF4) 중 하나를 선택하여 제2 내지 제N캐패시터(C2 - CN) 각각의 타단에 순서대로 인가하여 입력신호(IN) 중 제1디지털 신호로 변환되지 않은 부분을 제2디지털 신호로 변환하는 제2변환 단계(S4)를 포함한다.
도 6의 아날로그 디지털 변환방법은 도 2의 아날로그 디지털 변환기 또는 도 4의 아날로그 디지털 변환기를 이용해 수행될 수 있다.
(1) 도 2의 아날로그 디지털 변환기를 이용하여 본 발명에 따른 아날로그 디지털 변환방법을 수행하는 경우
제1샘플링 단계(S1)는 도 2 및 도 3A의 설명에서 상술한 제1샘플링 동작에 대응하며 도 2 및 도 3A의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 입력신호(VIN)를 샘플링한다.
제1변환 단계(S2)는 도 2 및 도 3B의 설명에서 상술한 제1변환 동작에 대응하며 도 2 및 도 3A의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 입력신호(VIN)를 아날로그 디지털 변화하여 제1디지털 신호(D1<0:N-2>)를 생성한다. 이때 제1기준전압(VREF1)은 '+VREF'이고 제2기준전압(VREF2)은 '-VREF'이다.
제2샘플링 단계(S3)는 도 2, 도 3C 및 도 3D의 설명에서 상술한 제2샘플링 동작에 대응하며 도 2, 도 3C 및 도 3D의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 레지듀 전압(VX)과 크기가 같은 재샘플링 전압(VX)을 샘플링한다.
제2변환 단계(S4)는 도 2 및 도 3E의 설명에서 상술한 제2변환 동작에 대응하며 도 2 및 도 3E의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 재샘플링 전압(VX)를 아날로그 디지털 변화하여 제2디지털 신호(D2<0:N-1>)를 생성한다. 이때 제3기준전압(VREF3)은 '+VREF/(2^(N-1))'이고 제4기준전압(VREF4)은 '-VREF/(2^(N-1))'이다.
마지막으로 도 2의 설명에서 상술한 바와 같이, 제1디지털 신호(D1<0:N-2>) 및 제2디지털 신호(D2<0:N-1>)를 결합하여 디지털 신호(D<0:2N-2>)를 생성한다.
(2) 도 4의 아날로그 디지털 변환기를 이용하여 본 발명에 따른 아날로그 디지털 변환방법을 수행하는 경우
제1샘플링 단계(S1)는 도 4 및 도 5A의 설명에서 상술한 제1샘플링 동작에 대응하며 도 4 및 도 5A의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 입력신호(VIN)를 샘플링한다.
제1변환 단계(S2)는 도 4 및 도 5B의 설명에서 상술한 제1변환 동작에 대응하며 도 4 및 도 5A의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 입력신호(VIN)를 아날로그 디지털 변화하여 제1디지털 신호(D1<0:N-2>)를 생성한다. 이때 제1기준전압(VREF1)은 '+VREF'이고 제2기준전압(VREF2)은 '-VREF'이다.
제2샘플링 단계(S3)는 도 4, 도 5C 및 도 5D의 설명에서 상술한 제2샘플링 동작에 대응하며 도 4, 도 5C 및 도 5D의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 레지듀 전압(VX)과 크기가 같은 재샘플링 전압(VX)을 샘플링한다.
제2변환 단계(S4)는 도 4 및 도 5E의 설명에서 상술한 제2변환 동작에 대응하며 도 4 및 도 5E의 설명에서 상술한 과정을 거쳐 입력노드(IN)에 샘플링된 재샘플링 전압(VX)를 아날로그 디지털 변화하여 제2디지털 신호(D2<0:N-1>)를 생성한다. 이때 제3기준전압(VREF3)은 '+VREF/(2^(N-2))'이고 제4기준전압(VREF4)은 '-VREF/(2^(N-2))'이다.
도 4의 아날로그 디지털 변환기를 이용하여 아날로그 디지털 변환을 수행하는 경우 아날로그 디지털 변환방법은 제1디지털 신호(D1<0:N-2>) 및 제2디지털 신호(D2<0:N-1>)를 이용하여 보정 동작을 수행하여 디지털 신호(D<0:2N-3>)를 생성하는 보정 단계(S5)를 더 포함한다. 보정 단계(S5)에서 도 4의 설명에서 상술한 보정 방법을 이용해 제1디지털 신호(D1<0:N-2>)의 최하위 비트와 제2디지털 신호(D2<0:N-1>)의 최상위 비트를 겹쳐지게 합하여 디지털 신호(D<0:2N-3>)를 생성한다.
본 발명에 따른 아날로그 디지털 변환방법은 도 2 및 도 4의 아날로그 디지털 변환기와 동일한 효과를 가진다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (26)

  1. 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부;
    상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및
    상기 제2 내지 제N캐패시터 각각에 대응하며 제1노드의 전압, 제2노드의 전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고,
    제1샘플링 동작시 상기 입력노드에 입력신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하여 상기 입력신호의 일부를 제1디지털 신호로 변환하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하여 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 상기 입력노드에 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 제2디지털 신호로 변환하는 아날로그 디지털 변환기.
  2. 제 1항에 있어서,
    상기 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하고, 상기 제1 내지 제N캐패시터가 충전된 후 상기 입력노드에 상기 입력신호를 인가하지 않고 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 상기 입력노드에 샘플링하는 아날로그 디지털 변환기.
  3. 제 2항에 있어서,
    상기 제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하고, 상기 제1 내지 제N캐패시터를 충전하여 상기 입력노드에 상기 입력신호를 샘플링하는 아날로그 디지털 변환기.
  4. 제 3항에 있어서,
    상기 입력신호를 아날로그 디지털 변환한 디지털 신호는 2N-1비트이고, 상기 제1디지털 신호는 N-1비트이고, 상기 제2디지털 신호는 N비트이고, 상기 제1디지털 신호는 상기 디지털 신호의 상위 N-1비트이고, 상기 제2디지털 신호는 상기 디지털 신호의 하위 N비트인 아날로그 디지털 변환기.
  5. 제 4항에 있어서,
    상기 제1변환 동작 및 상기 제2변환 동작시 상기 비교부의 출력에 응답하여 상기 제1 내지 제N-1전압 선택부를 제어하는 제어부
    를 더 포함하는 아날로그 디지털 변환기.
  6. 제 5항에 있어서,
    상기 제어부는
    상기 제1변환 동작시 상기 제1노드에는 상기 비교전압보다 기준전압만큼 큰 제1기준전압을 인가하고 상기 제2노드에는 상기 비교전압보다 상기 기준전압만큼 작은 제2기준전압을 인가하고, 상기 제2변환 동작시 상기 제1노드에는 상기 비교전압보다 상기 기준전압을 2^(N-1)로 나눈 전압만큼 큰 제3기준전압을 인가하고 상기 제2노드에는 상기 비교전압보다 상기 기준전압을 2^(N-1)로 나눈 전압만큼 작은 제4기준전압을 인가하는 아날로그 디지털 변환기.
  7. 제 1항에 있어서,
    상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(N-2)배인 아날로그 디지털 변환기.
  8. 입력노드의 전압와 비교전압을 비교한 결과를 출력하는 비교부;
    상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터;
    상기 제2 내지 제N캐패시터 각각에 대응하며 제1노드의 전압, 제2노드의 전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부;
    제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부를 제어하여 상기 입력노드에 입력신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하도록 제어하여 제1디지털 신호를 생성하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호가 인가되도록 제어하여 상기 입력노드에 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 상기 제1노드의 전압 및 상기 제2노드의 전압 중 하나를 선택하도록 제어하여 제2디지털 신호를 생성하는 제어부; 및
    상기 제1디지털 신호 및 상기 제2디지털 신호를 이용해 보정 동작을 수행하여 상기 입력신호를 아날로그 디지털 변환한 디지털 신호를 생성하는 보정부
    를 포함하는 아날로그 디지털 변환기.
  9. 제 8항에 있어서,
    상기 제어부는
    상기 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1노드의 전압 및 상기 제2노드의 전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하도록 제어하고, 상기 제1 내지 제N캐패시터가 충전된 후 상기 입력노드에 상기 입력신호를 인가하지 않고 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택하도록 제어하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 상기 입력노드에 샘플링하는 아날로그 디지털 변환기.
  10. 제 9항에 있어서,
    상기 제어부는
    상기 제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하도록 제어하고, 상기 제1 내지 제N캐패시터를 충전하여 상기 입력노드에 상기 입력신호를 샘플링하는 아날로그 디지털 변환기.
  11. 제 10항에 있어서,
    상기 제어부는
    상기 제1변환 동작시 상기 제1노드에는 상기 비교전압보다 기준전압만큼 큰 제1기준전압을 인가하고 상기 제2노드에는 상기 비교전압보다 상기 기준전압만큼 작은 제2기준전압을 인가하고, 상기 제2변환 동작시 상기 제1노드에는 상기 비교전압보다 상기 기준전압을 2^(N-2)로 나눈 전압만큼 큰 제3기준전압을 인가하고 상기 제2노드에는 상기 비교전압보다 상기 기준전압을 2^(N-2)로 나눈 전압만큼 작은 제4기준전압을 인가하는 아날로그 디지털 변환기.
  12. 제 8항에 있어서,
    상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(N-2)배인 아날로그 디지털 변환기.
  13. 제 8항에 있어서,
    상기 입력신호를 아날로그 디지털 변환한 디지털 신호는 2N-2비트이고, 상기 제1디지털 신호는 N-1비트이고, 상기 제2디지털 신호는 N비트인 아날로그 디지털 변환기.
  14. 제 13항에 있어서,
    상기 보정부는
    상기 제1디지털 신호를 N-1비트만큼 쉬프팅하여 생성된 2N-2비트의 제1보정 디지털 신호와 상기 제2디지털 신호를 합하여 상기 디지털 신호를 생성하는 아날로그 디지털 변환기.
  15. 제 14항에 있어서,
    상기 제1보정 디지털 신호의 2N-2비트 중 상위 N-1비트는 상기 제1디지털 신호와 동일하고, 상기 제1보정 디지털 신호의 2N-2비트 중 하위 N-1비트는 '0'인 아날로그 디지털 변환기.
  16. 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환방법에 있어서,
    상기 제1 내지 제N캐패시터의 타단에 비교전압을 인가하고, 상기 입력노드에 입력신호를 인가하여 상기 입력신호를 상기 입력노드에 샘플링하는 제1샘플링 단계;
    상기 비교부의 출력에 따라 제1기준전압 및 제2기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 각각의 타단에 순서대로 인가하여 상기 입력신호의 일부를 제1디지털 신호로 변환하는 제1변환 단계;
    상기 제2 내지 제N캐패시터의 각각의 타단에 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 단계에서 인가되지 않은 전압을 인가한 상태에서 상기 입력노드에 상기 입력신호를 인가하여 상기 제1 내지 제N캐패시터를 충전하고 상기 입력노드에 상기 입력신호를 인가하지 않고 상기 제2 내지 제N캐패시터 각각의 타단에 상기 비교전압을 인가하여 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 샘플링하는 제2샘플링 단계; 및
    상기 비교부의 출력에 따라 제3기준전압 및 제4기준전압 중 하나를 선택하여 상기 제2 내지 제N캐패시터 각각의 타단에 순서대로 인가하여 상기 입력신호 중 제2디지털 신호로 변환되지 않은 부분을 상기 제2디지털 신호로 변환하는 제2변환 단계
    를 포함하는 아날로그 디지털 변환방법.
  17. 제16항에 있어서,
    상기 제1기준전압은 상기 비교전압보다 기준전압만큼 큰 전압이고, 상기 제2기준전압은 상기 비교전압보다 기준전압만큼 작은 전압이고, 상기 제3기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-1)로 나눈 전압만큼 큰 전압이고, 상기 제4기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-1)로 나눈 전압만큼 작은 전압인 아날로그 디지털 변환방법.
  18. 제 17항에 있어서,
    상기 입력신호를 아날로그 디지털 변환한 디지털 신호는 2N-1비트이고, 상기 제1디지털 신호는 N-1비트이고, 상기 제2디지털 신호는 N비트이고, 상기 디지털 신호의 상위 N-1비트는 상기 제1디지털 신호와 동일하고, 상기 디지털 신호의 하위 N비트는 상기 제2디지털 신호와 동일한 아날로그 디지털 변환방법.
  19. 제16항에 있어서,
    상기 제1기준전압은 상기 비교전압보다 기준전압만큼 큰 전압이고, 상기 제2기준전압은 상기 비교전압보다 기준전압만큼 작은 전압이고, 상기 제3기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-2)로 나눈 전압만큼 큰 전압이고, 상기 제4기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-2)로 나눈 전압만큼 작은 전압인 아날로그 디지털 변환방법.
  20. 제17항에 있어서,
    상기 제1디지털 신호 및 상기 제2디지털 신호를 이용하여 보정 동작을 수행하여 디지털 신호를 생성하는 보정 단계
    를 더 포함하는 아날로그 디지털 변환방법.
  21. 제 20항에 있어서,
    상기 보정 단계는
    상기 제1디지털 신호를 N-1비트만큼 쉬프팅하여 생성된 2N-2비트의 제1보정 디지털 신호와 상기 제2디지털 신호를 합하여 상기 디지털 신호를 생성하는 아날로그 디지털 변환방법.
  22. 제 21항에 있어서,
    상기 제1보정 디지털 신호의 2N-2비트 중 상위 N-1비트는 상기 제1디지털 신호와 동일하고, 상기 제1보정 디지털 신호의 2N-2비트 중 하위 N-1비트는 '0'인 아날로그 디지털 변환방법.
  23. 입력노드의 전압과 비교전압을 비교한 결과를 출력하는 비교부;
    상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및
    상기 제2 내지 제N캐패시터 각각에 대응하며 제1기준전압, 제2기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하거나 제3기준전압, 제4기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고,
    제1샘플링 동작시 상기 입력노드에 입력신호를 샘플링하고, 제1변환동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하여 상기 입력신호의 일부를 제1디지털 신호로 변환하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호를 인가하여 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 상기 입력노드에 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부는 상기 비교부의 출력에 따라 상기 제3기준전압 및 상기 제4기준전압 중 하나를 선택하여 상기 제1디지털 신호로 변환되지 않은 부분을 제2디지털 신호를 변환하는 아날로그 디지털 변환기.
  24. 제 23항에 있어서,
    상기 제1기준전압은 상기 비교전압보다 기준전압만큼 큰 전압이고, 상기 제2기준전압은 상기 비교전압보다 상기 기준전압만큼 작은 전압이고, 상기 제3기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-1)로 나눈 전압만큼 큰 전압이고, 상기 제4기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-1)로 나눈 전압만큼 작은 전압인 아날로그 디지털 변환기.
  25. 입력노드의 전압와 비교전압을 비교한 결과를 출력하는 비교부;
    상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터;
    상기 제2 내지 제N캐패시터 각각에 대응하며 제1기준전압, 제2기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하거나 제3기준전압, 제4기준전압 및 상기 비교전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부;
    제1샘플링 동작시 상기 제1 내지 제N-1전압 선택부를 제어하여 상기 입력노드에 입력신호를 샘플링하고, 제1변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 상기 제1기준전압 및 상기 제2기준전압 중 하나를 선택하도록 제어하여 제1디지털 신호를 생성하고, 제2샘플링 동작시 상기 제1 내지 제N-1전압 선택부가 상기 제1기준전압 및 상기 제2기준전압 중 상기 제1변환 동작에서 선택하지 않은 노드의 전압을 선택한 상태에서 상기 입력노드에 상기 입력신호가 인가되도록 제어하여 상기 입력노드에 상기 제1변환 동작에서 상기 입력신호 중 상기 제1디지털 신호로 변환되지 않은 부분을 샘플링하고, 제2변환 동작시 상기 제1 내지 제N-1전압 선택부가 상기 비교부의 출력에 따라 상기 제3기준전압 및 상기 제4기준전압 중 하나를 선택하도록 제어하여 제2디지털 신호를 생성하는 제어부; 및
    상기 제1디지털 신호 및 상기 제2디지털 신호를 이용해 보정 동작을 수행하여 상기 입력신호를 아날로그 디지털 변환한 디지털 신호를 생성하는 보정부
    를 포함하는 아날로그 디지털 변환기.
  26. 제 25항에 있어서,
    상기 제1기준전압은 상기 비교전압보다 기준전압만큼 큰 전압이고, 상기 제2기준전압은 상기 비교전압보다 상기 기준전압만큼 작은 전압이고, 상기 제3기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-2)로 나눈 전압만큼 큰 전압이고, 상기 제4기준전압은 상기 비교전압보다 상기 기준전압을 2^(N-2)로 나눈 전압만큼 작은 전압인 아날로그 디지털 변환기.
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