JP4813568B2

JP4813568B2 - アナログ−ディジタル変換器

Info

Publication number: JP4813568B2
Application number: JP2008553211A
Authority: JP
Inventors: ヨンピンシュー; ホンレイウー
Original assignee: ナショナルユニヴァーシティーオブシンガポール
Priority date: 2006-02-02
Filing date: 2007-02-02
Publication date: 2011-11-09
Anticipated expiration: 2027-02-02
Also published as: WO2007089211A1; JP2009525678A; CN101379707B; US20090167587A1; CN101379707A; US7834796B2

Description

本発明は、広く、アナログ−ディジタル変換器（ＡＤＣ）およびＡＤＣを備える電池駆動型電子装置に関するものである。

電池駆動型装置は、広く用いられている。たとえば多くの患者は、リアルタイム監視、および、場合によっては現場での治療を提供する、着用型医療装置の恩恵を受けることができる。このような装置は、軽量で小容量の単一小型電池の下で動作することが望ましい。したがって、このような装置は、電池寿命を長くするために、超低電力消費で低電源電圧（たとえば、１〜１．５Ｖ）にて動作することが必要である。さらに、それらの装置はまた、非常に微弱な生体信号を検出するために、低い入力換算雑音を示す必要がある。このような装置はまた、レール・ツー・レール入力範囲を有することが望ましい。そのようなものとして、低電圧低電力の生体信号収集集積回路（ＩＣ）が必要である。

アナログ−ディジタル変換器（ＡＤＣ）は、実世界のパラメータと、ディジタル回路の間のインターフェースとして働き、混成信号ＩＣにおける重要な構成要素である。ＡＤＣは、低電圧かつ低電力であることが重要である。電荷再配分に基づく逐次近似ＡＤＣは、低電力用途において広く用いられてきている。その動作原理は、すべての逐次近似ＡＤＣに用いられるのと同じ二分探索アルゴリズムである。

図１は、電荷再配分に基づく従来型の逐次近似ＡＤＣ１００を示す。ＡＤＣ１００の２進重み付けコンデンサ・アレイ１０２は、ディジタル−アナログ変換器（ＤＡＣ）およびサンプル・コンデンサの両方として動作する。従来型のＡＤＣ１００は、すべてのレベルのアナログ信号をコンデンサ・アレイ１０２に渡すべきである、アナログＣＭＯＳスイッチに大きく依存している。しかし低電源電圧、すなわち、Ｖ_DD＜Ｖ_thn＋Ｖ_thpでは、ＣＭＯＳスイッチはＶ_DDのほぼ半分の信号に対して、非常に高いインピーダンスを示す。したがって従来型のＡＤＣ１００は、低電圧動作には適さない。電源電圧を低減するために、いくつかの変更が提案されている。

たとえば、入力が比較器２０２に直接供給される、図２に示されるようなＡＤＣ２００の構造が提案されている。コンデンサ・アレイを制御するスイッチは、もはや入力信号には接続されないので、電源レール・レベル信号を渡すことだけが必要になる。しかし、比較器２０２の入力でのサンプル・ホールド（Ｓ／Ｈ）回路２０４の存在に注目すると、スイッチに対する潜在的な問題が依然として存在する。ここでの救済策は、Ｓ／Ｈ回路２０４の正しい動作を可能にするために、ＤＡＣ出力をＶ_DDの半分以下だけにスケーリングすることである。この構造２００は、低電源電圧（すなわち、Ｖ_DD＜Ｖ_thn＋Ｖ_thp）の下で動作することができるが、その入力範囲は、同相入力範囲、またはＶ_DDの半分のどちらか低いほうに制限される。したがって、これはレール・ツー・レール入力信号を扱うことはできない。

さらに、比較器が広い同相入力範囲をもつことを必要としない構造も提案されている。しかしこれは、コンデンサ・アレイのほかに追加のコンデンサが必要であり、コスト増となる。

図３は、変換の前に入力信号をスケール・ダウンすることによってレール・ツー・レール入力範囲を実現する、ＡＤＣ３００の構造を示す。信号のスケーリングは、追加のコンデンサを用いることによって行われ、コスト増となる。

通常、Ｓ／Ｈ回路はＡＤＣに先行し、無視できない大きさの電力およびチップ面積を消費する。チップ面積を節約するために、Ｓ／Ｈ回路と比較器を組み合わせることは可能であるが、Ｓ／Ｈ機能をもたらすためには追加の電力消費が依然として必要である。

したがって、上述の問題の少なくとも１つに対処するためには、レール・ツー・レール入力範囲を有する、低電圧かつ低電力動作用のＡＤＣを実現する必要がある。

本発明の第１の態様は、入力スイッチと、コンデンサのアレイは入力スイッチのオン状態において入力スイッチを通じて入力電圧信号を受け取る、２進重み付けコンデンサのアレイと、各スイッチは、入力スイッチと比べて反対側のコンデンサのそれぞれ１つと直列に接続され、各スイッチには、１つのスイッチング状態においてＶ_DD信号が印加され、もう１つのスイッチング状態において接地がされる、複数のスイッチと、１つの入力としてコンデンサのアレイの入力スイッチ側からの電圧を有し、もう１つの入力としてＶ_DD／２の電圧を有する比較器と、比較器からの出力に基づいてスイッチを制御するように、比較器の出力に結合された逐次近似レジスタ（ＳＡＲ）とを備えることを特徴とする、アナログ−ディジタル変換器（ＡＤＣ）である。

入力スイッチは、アナログ−ディジタル変換の前に、入力電圧を２進重み付けコンデンサのアレイに供給するようにオン状態とすることができ、アナログ−ディジタル変換時にはオフ状態とすることができる。

アナログ−ディジタル変換の開始時に、コンデンサのうちの最上位ビット（ＭＳＢ）のものに接続されたスイッチはＶ_DD信号に切り換えることができ、他のすべてのスイッチは接地に切り換えることができる。

ＭＳＢコンデンサに接続されたスイッチは、比較器が、コンデンサのアレイの入力スイッチ側からの電圧がＶ_DD／２より大きいと判定した場合は、入力電圧から約Ｖ_DD／２を減じるように接地に切り換えることができ、コンデンサのアレイの入力スイッチ側からの電圧がＶ_DD／２以下である場合は、Ｖ_DDに切り換えることができる。

入力電圧から約Ｖ_DD／２を減じるようにＭＳＢコンデンサが接地に切り換えられるとき、コンデンサのアレイの入力スイッチ側の電圧は、約０から約Ｖ_DD／２までの範囲内に低減することができる。

レジスタ・シーケンスにおいて、次の下位ビット・コンデンサに接続されたスイッチは、次いでＶ_DD信号に切り換えることができ、前記次のスイッチは、比較器が、コンデンサのアレイの入力スイッチ側からの電圧がＶ_DD／２より大きいと判定した場合は接地に切り換えることができ、コンデンサのアレイの入力スイッチ側からの電圧がＶ_DD／２以下である場合は、Ｖ_DDに切り換えることができる。

レジスタ・シーケンスは、連続してすべてのスイッチに適用することができる。

最下位ビット（ＬＳＢ）コンデンサに接続されたスイッチがレジスタ・シーケンスを受けた後、入力スイッチは、新しい入力信号をコンデンサのアレイに供給するように閉じることができる。

入力スイッチは、サンプリング・スイッチとして実装することができる。

サンプリング・スイッチは、ｎおよびｐトランジスタ対を備えることができる。

入力スイッチは、ＡＤＣに結合された低雑音演算トランスコンダクタンス増幅器（ＬＮ−ＯＴＡ）の出力段階に実装することができる。

入力スイッチは、ＡＤＣに結合されたＬＮ−ＯＴＡの出力段階において、１対のスイッチ素子によって実装することができる。

本発明の第２の態様は、上述のようなＡＤＣを備えたことを特徴とする、電池駆動型電子装置である。

装置は、脳波図（ＥＥＧ）および心電図（ＥＣＧ）用の医療装置とすることができる。

本発明の実施形態は、図面と共に、例示的なものにすぎない以下に記載する説明から、当業者には良く理解され、容易に明らかとなるであろう。

本明細書で述べられる実施形態は、遠隔センサ・ネットワークおよび小型医療装置などの、低電圧かつ低電力でのＡ／Ｄ変換に適したＡＤＣを実現する。実施形態は、ＡＤＣの２進コンデンサ・アレイのほかに追加のコンデンサを用いずに、低電圧のアナログ−ディジタル（Ａ／Ｄ）変換を実現する。

図４は、改良型ｎビット逐次近似ＡＤＣ４０２の概略図を示す。実際上は、ｎの実際の値は任意であり、望むように選択することができる。ＡＤＣ４０２は、２進重み付けコンデンサ・アレイ４０４と、複数のスイッチＳ₁〜Ｓ_nを備える。この実装形態では、ＣＭＯＳスイッチが用いられる。各スイッチＳ₁〜Ｓ_nは、１つの対応するコンデンサと直列に接続され、電源レール・レベルを渡す必要があるだけである。発明者らは、電荷再配分に基づく逐次近似ＡＤＣのトポロジーを変更することによって、低電源電圧での動作時に、比較器同相入力範囲が、電源レール間の中間レベルを包含するとき、すなわちＶ_DD／２を含むとき、ＡＤＣ４０２は、レール・ツー・レール入力範囲を達成できることを認識した。

ＡＤＣ４０２はさらに、比較器４０６を備える。電力消費を低減するために、非アクティブのときには電力を全く消費しないダイナミック比較器４０６が用いられる。比較器４０６は、一端にてＡＤＣ４０２のコンデンサ・アレイ４０４と結合され、他端にてＶ_DD／２の基準電圧（Ｖ_ref）を有する。説明する実装形態において、基準電圧として値Ｖ_DD／２が選ばれる理由は、Ｖ_inの全電圧範囲がＶ_DDであると仮定すると、値Ｖ_DD／２が最上位ビット（ＭＳＢ）値を与えるからである。ＡＤＣ４０２はまた、逐次近似レジスタ（ＳＡＲ）４０８を備える。ＳＡＲ４０８は、ＡＤＣ４０２の入力スイッチＳ₀、およびスイッチＳ₁〜Ｓ_nの両方を制御する。

ＡＤＣ４０２は、Ａ／Ｄ変換を最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へと開始する。ＭＳＢはコンデンサ２^n-1Ｃに対応し、ＬＳＢはコンデンサＣに対応する。このように、Ａ／Ｄ変換は、コンデンサ２^n-1Ｃに対応するスイッチＳ₁がＶｒｅｆ＿１（Ｖ_DD）に切り換えられ、残りのスイッチＳ₂〜Ｓ_nがＶｒｅｆ＿０（ＧＮＤ）に切り換えられることから始まる。

アナログ−ディジタル（Ａ／Ｄ）変換の前に、ＡＤＣ４０２の入力スイッチＳ₀はスイッチ・オンされ、スイッチＳ₁はＶｒｅｆ＿１（Ｖ_DD）に切り換えられ、スイッチＳ₂〜Ｓ_nはＶｒｅｆ＿０（ＧＮＤ）に切り換えられる。ノードＣの電圧は、Ｖ_inに充電される。Ａ／Ｄ変換の開始時に、ＡＤＣ４０２の入力スイッチＳ₀はターン・オフされる。電圧Ｖ_inは、ＡＤＣ４０２のコンデンサ・アレイ４０４上に一定に保たれ、Ａ／Ｄ変換が行われる。

次いで比較器４０６は、ノードＣの電圧が、Ｖｒｅｆ（Ｖ_DD／２）より大きいかどうかを判定する。ノードＣの電圧がＶｒｅｆ（Ｖ_DD／２）より大きい場合は、ＳＡＲはスイッチＳ₁をＶｒｅｆ＿０（ＧＮＤ）に切り換える。そうでない場合は、スイッチＳ₁は変化しないままとなる。このような構成により、Ｖ_in＞Ｖ_DD／２の場合は、スイッチＳ₁を切り換えてＶｒｅｆ＿０（ＧＮＤ）に戻すことにより、ノードＣの電圧は約Ｖ_in〜Ｖ_DD／２に低減されるか、または、約０から約Ｖ_DD／２までの範囲内に低減される。この後に、スイッチＳ₂はＶｒｅｆ＿１（Ｖ_DD）に切り換えられ、これはノードＣの電圧に約Ｖ_DD／４を加算することと等価である。比較器４０６は、Ｃの電圧がＶｒｅｆ（Ｖ_DD／２）より大きいかどうかを判定する。ノードＣの電圧がＶｒｅｆ（Ｖ_DD／２）より大きい場合は、スイッチＳ₂はＶｒｅｆ＿０（ＧＮＤ）に切り換えられ、かつスイッチＳ₃はＶｒｅｆ＿１（Ｖ_DD）に切り換えられ、これはノードＣの電圧に約Ｖ_DD／８を加算することと等価である。そうでない場合は、スイッチＳ₂はＶｒｅｆ＿１（Ｖ_DD）のままとなる。スイッチＳ₃〜Ｓ_nの最終状態は、スイッチＳ₁およびＳ₂と同じ様に決定される。Ａ／Ｄ変換時は、ノードＣの電圧は逐次、Ｖｒｅｆ（Ｖ_DD／２）に近づく。すべてのスイッチの最終状態が決定された後に、Ａ／Ｄ変換が完了する。ＳＡＲ４０８は、すべてのスイッチＳ₁〜Ｓ_nを、変換の前のもとの状態にリセットし、入力スイッチＳ₀は、次のＡ／Ｄ変換を行う前に、ノードＣを新しい入力電圧へ充電するためにスイッチ・オンされる。

上記の説明から当業者には、Ｖ_in＞Ｖ_DD／２のときは、Ａ／Ｄ変換時にＭＳＢコンデンサ２^n-1ＣをＶｒｅｆ＿０（ＧＮＤ）に切り換えることによって、Ｖ_inがスケール・ダウンされることが理解されよう。これは、コンデンサ・アレイ４０４のほかに追加のコンデンサを用いる必要なしに有利に実現される。

電力を節約するために、ＡＤＣ４０２は専用のサンプル・ホールド（Ｓ／Ｈ）回路をもたない。Ｓ／Ｈ機能は、Ａ／Ｄ変換の前に入力スイッチＳ₀をスイッチ・オンし、Ａ／Ｄ変換の開始時に入力スイッチＳ₀をスイッチ・オフすることによって起動される。この実施例では、入力スイッチＳ₀はサンプリング・スイッチとして実装される。当業者にはサンプリング・スイッチは、たとえば、想定されるＶ_DDの全入力電圧範囲に適応するために、ｎおよびｐトランジスタ対を備え得ることが理解されよう。または、スイッチＳ₀は、以下に説明する擬似Ｓ／Ｈ回路において実現されるスイッチング機能の実装形態を表すものとすることができる。

図５は、ＡＤＣ５０３に結合された擬似Ｓ／Ｈ回路の概略図を示す。Ｓ／Ｈ機能は、擬似Ｓ／Ｈ回路と見なすことができる低雑音演算トランスコンダクタンス増幅器（ＬＮ−ＯＴＡ）の出力段階５０２を通じて行われる。ＬＮ−ＯＴＡの出力段階５０２は、ＡＤＣ５０３のコンデンサ・アレイ５０５に直接、接続される。この実装形態では、入力スイッチＳ₀の機能は、Ａ／Ｄ変換時の短い持続時間の間、ＬＮ−ＯＴＡの出力段階５０２を周期的にスイッチ・オフするために、ＬＮ−ＯＴＡの出力段階５０２に追加された２つのスイッチＳＡおよびＳＢによって実現される。２つのスイッチＳＡおよびＳＢは、ＡＤＣクロックおよび制御回路５０４によって制御される。ＡＤＣクロックおよび制御回路５０４は、リング発振器５０６に結合される。図５にはまた、リング発振器５０６のスタートアップ回路５０８が示される。挿入図５１０は、実施例の実装形態におけるＡＤＣ５０３についての制御および出力信号を示す。

当業者には、低いレール・ツー・レール電圧で動作する他のＳ／Ｈ回路を用い得ることが理解されよう。擬似Ｓ／Ｈ回路を用いることにより、電力消費およびチップ面積を追加せずに、有利にサンプル・ホールド機能が実現される。当業者には、データ・レートの要件はＡＤＣのサンプリング・クロック・レートよりずっと低いが、電力消費割り当て量が厳しい、表面生体電位測定ならびに様々な温度および圧力測定などの用途に、擬似Ｓ／Ｈ回路は適していることが理解されよう。

信頼に足る実験結果は、ＡＤＣ５０３は、約０．８Ｖの電源を用いてレール・ツー・レール入力を得ることが可能であることを示している。ＡＤＣに対する２つの精度パラメータは、微分非直線性（ＤＮＬ）および積分非直線性（ＩＮＬ）である。図６（ａ）および（ｂ）は、それぞれ、微分非直線性（ＤＮＬ）対コード幅および積分非直線性（ＩＮＬ）対コード幅のプロットを示す。図６（ａ）からプロット６０２は、測定されたＤＮＬは約１．５ＬＳＢであることを示す。図６（ｂ）からプロット６０４は、測定されたＩＮＬは約±２ＬＳＢであることを示す。

当業者には理解されるように、擬似サンプル・ホールド回路の発明の目的は、スイッチングの影響が無視できるように、ＬＮ−ＯＴＡの出力段階５０２を非常に短い時間だけスイッチ・オフすることである。これはたとえば、データ・レートが通常１ｋＳ／ｓ未満である脳波図（ＥＥＧ）および心電図（ＥＣＧ）のような多くの医療装置における低データ・レート処理用など、多くの用途で実行可能である。ＡＤＣ５０３の変換時間は、データ周期と比較して非常に短くすることができる。これを達成するためには、ＡＤＣ５０３のサンプリング・レートは約５００ｋＳ／ｓとすることができ、約２μｓでＡ／Ｄ変換を完了することが可能である。したがってＡＤＣ５０３はほとんどの時間、アイドル状態となる。ＡＤＣ５０３がアイドル状態であるときは、スイッチＳＡおよびＳＢはターン・オンされ、ＬＮ−ＯＴＡは通常動作モードとなる。

ＬＮ−ＯＴＡの出力段階５０２を周期的にスイッチ・オフすることにより、ある程度の誤差が生じる。図７は、電圧（Ｖ）対時間（ｔ）のプロットを示し、スイッチングによって生じる誤差を表す。グラフ７０２は、理想増幅器出力に対する、電圧対時間のプロットを示す。グラフ７０４は、スイッチ式増幅器出力に対する、電圧対時間のプロットを示す。

一次の解析により、誤差は次式で表されることが示される。

ここで、Ｖ_out,idealはスイッチングなしの理想出力、τは回路パラメータによって決まる定数、Ｔ_ADCはＡ／Ｄ変換時間、およびＴ_cycleはサンプリング周期である。数式（１）を用いて、スイッチングによって生じる誤差が無視し得るかどうかを判定することができる。当業者には理解されるように、実際には、許容し得る最大誤差は、それぞれの特定の応用例に依存する。

Ｔ_ADC≪Ｔ_cycle（Ｔ_cycleは、データ・レートの逆数と見なすことができる）と仮定すると、最悪ケースのトラッキング誤差は、次式で表されることが示される。

数式（２）によれば、Ｔ_cycleが十分長く、Ｔ_ADCが十分短ければ、誤差は無視し得るものとすることができる。実施例の設計では、τ≒８５０μｓ、Ｔ_ADC＝２μｓ、Ｔ_cycle＝１ｍｓである。通常のＥＣＧ信号に対しては、最大誤差は約０．３μＶであり、ＬＮ−ＯＴＡの入力換算雑音よりも十分低く、したがって無視することができる。

図８は、脳波図（ＥＥＧ）および心電図（ＥＣＧ）用の携帯型医療装置のような、電池駆動型電子装置８００の概略図を示す。装置８００は、入力ユニット８０２、ＬＮ−ＯＴＡ／ＡＤＣユニット８０４、出力ユニット８０６、および電池ユニット８０８を備える。ＬＮ−ＯＴＡ／ＡＤＣユニット８０４は、入力ユニット８０２および出力ユニット８０６に結合される。電池ユニットは、ＬＮ−ＯＴＡ／ＡＤＣユニット８０４に結合される。電池ユニットはまた、入力ユニット８０２および出力ユニット８０６の能動構成要素にも結合されうる。

当業者には、広く述べられた本発明の趣旨および範囲から逸脱せずに、特定の実施形態に示された本発明に、数多くの変形および／または変更を行い得ることが理解されよう。したがって本実施形態は、すべての点において例示的なものであり、限定的なものではないと見なされるべきである。

電荷再配分に基づく従来型の逐次近似アナログ−ディジタル変換器（ＡＤＣ）の概略図である。入力が直接、比較器に供給される、従来型のＡＤＣの概略図である。変換の前に入力信号をスケール・ダウンすることによってレール・ツー・レール入力範囲が実現される、従来型のＡＤＣの概略図である。本実施形態における、改良型ｎビット逐次近似ＡＤＣの概略図である。本実施形態における、ＡＤＣに結合された擬似サンプル・ホールド回路の概略図である。（ａ）は、微分非直線性対コード幅のプロットを示す図である。（ｂ）は、積分非直線性対コード幅のプロットを示す図である。スイッチングによって生じる誤差を表す、電圧対時間のプロットを示す図である。電池駆動型電子装置の概略図である。

Claims

アナログ−ディジタル変換器（ＡＤＣ）であって、
前記ＡＤＣは、
入力スイッチと、
前記入力スイッチのオン状態において前記入力スイッチを通じて入力電圧信号を受け取るように構成された、２進重み付けコンデンサのアレイと、
前記入力スイッチと比べて前記各コンデンサの反対側で前記コンデンサのそれぞれ１つと直列に結合された複数のスイッチと
を備え、
前記スイッチは、それぞれ前記スイッチが各Ｖ_DD信号に結合される第１スイッチング状態と、少なくともそれぞれ前記スイッチが接地に結合される第２スイッチング状態とを有するように構成され、
前記複数のスイッチのうち第１スイッチは、前記ＡＤＣのディジタル出力中の最上位ビット（ＭＳＢ）に対応するコンデンサに結合され、
前記ＡＤＣは、
前記コンデンサのアレイの前記入力スイッチ側からの電圧を受け取るように構成された第１入力と、Ｖ_DD／２の電圧を受け取るように構成された第２入力とを有する比較器と、
前記比較器の出力に結合されるとともに、前記比較器からの出力に少なくとも一部基づいて、前記入力スイッチと前記複数のスイッチとを制御するように構成された逐次近似レジスタ（ＳＡＲ）と
を備え、
前記ＳＡＲが、前記入力電圧信号のアナログ−ディジタル変換の前に、前記ＭＳＢコンデンサに結合された前記第１スイッチをＶ _DD に結合するとともに、前記複数のスイッチのうち他のスイッチを接地に結合するように構成されることを特徴とするアナログ−ディジタル変換器。
前記入力スイッチが、アナログ−ディジタル変換の前には、前記入力電圧を前記２進重み付けコンデンサのアレイに供給するため前記オン状態となるように構成されるとともに、アナログ−ディジタル変換時にはオフ状態となるように構成されることを特徴とする請求項１記載のアナログ−ディジタル変換器。
アナログ−ディジタル変換の開始時に、前記ＭＳＢコンデンサに結合された前記第１スイッチは、Ｖ_DD信号に結合されるように構成されるとともに、前記複数のスイッチうち他のスイッチは、接地に結合されるように構成されることを特徴とする請求項２記載のアナログ−ディジタル変換器。
前記ＭＳＢコンデンサに結合された前記第１スイッチは、前記比較器が、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ_DD／２より大きいと判定したことに応答して、前記入力電圧から約Ｖ_DD／２を減じるため接地に結合されるように構成されるとともに、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ_DD／２以下であることに応答して、Ｖ_DDに結合されたままにするように構成されることを特徴とする請求項３記載のアナログ−ディジタル変換器。
前記コンデンサのアレイの前記入力スイッチ側の電圧が、約０ボルトから約Ｖ _DD ／２ボルトまでの範囲内に低減されるように、前記入力電圧から約Ｖ_DD／２を減じるため、前記ＭＳＢコンデンサに結合された第１スイッチが接地に結合されるように構成されることを特徴とする請求項４記載のアナログ−ディジタル変換器。
レジスタ・シーケンスにおいて、前記複数のスイッチのうち次の下位ビット・コンデンサに結合された第２スイッチは、次いでＶ_DD信号に切り換えられるように構成されるとともに、前記第２スイッチは、前記比較器が、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ_DD／２より大きいと判定したことに応答して、接地に切り換えられるように構成されるとともに、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ_DD／２以下であることに応答して、Ｖ_DDに結合されたままにするように構成されることを特徴とする請求項４または５記載のアナログ−ディジタル変換器。
前記レジスタ・シーケンスが、前記ＭＳＢコンデンサに結合された第１スイッチから最下位ビット（ＬＳＢ）に対応するコンデンサに結合された第３スイッチまで、前記複数のスイッチのうちすべてのスイッチに連続して適用されるように構成されることを特徴とする請求項６記載のアナログ−ディジタル変換器。
前記ＬＳＢコンデンサに結合された前記第３スイッチが前記レジスタ・シーケンスを受けた後、前記入力スイッチは、新しい入力信号を前記コンデンサのアレイに供給するように閉じられるように構成されることを特徴とする請求項７記載のアナログ−ディジタル変換器。
前記入力スイッチが、サンプリング・スイッチとして実装されることを特徴とする請求項１に記載のアナログ−ディジタル変換器。
前記サンプリング・スイッチが、ｎおよびｐトランジスタ対を備えることを特徴とする請求項９記載のアナログ−ディジタル変換器。
前記入力スイッチが、前記ＡＤＣに結合された低雑音演算トランスコンダクタンス増幅器（ＬＮ−ＯＴＡ）の出力段階に実装されることを特徴とする請求項１に記載のアナログ−ディジタル変換器。
前記入力スイッチが、前記ＡＤＣに結合された前記ＬＮ−ＯＴＡの前記出力段階において、１対のスイッチ素子によって実装されることを特徴とする請求項１１記載のアナログ−ディジタル変換器。
アナログ−ディジタル変換器（ＡＤＣ）を備える電池駆動型電子装置であって、
前記ＡＤＣは、
入力スイッチと、
前記入力スイッチのオン状態において前記入力スイッチを通じて入力電圧信号を受け取るように構成された、２進重み付けコンデンサのアレイと、
前記入力スイッチと比べて前記各コンデンサの反対側で前記コンデンサのそれぞれ１つと直列に結合された複数のスイッチと
を備え、
前記スイッチは、それぞれ前記スイッチが各Ｖ _DD 信号に結合される第１スイッチング状態と、少なくともそれぞれ前記スイッチが接地に結合される第２スイッチング状態とを有するように構成され、
前記複数のスイッチのうち第１スイッチは、前記ＡＤＣのディジタル出力中の最上位ビット（ＭＳＢ）に対応するコンデンサに結合され、
前記ＡＤＣは、
前記コンデンサのアレイの前記入力スイッチ側からの電圧を受け取るように構成された第１入力と、Ｖ _DD ／２の電圧を受け取るように構成された第２入力とを有する比較器と、
前記比較器の出力に結合されるとともに、前記比較器からの出力に少なくとも一部基づいて、前記入力スイッチと前記複数のスイッチとを制御するように構成された逐次近似レジスタ（ＳＡＲ）と
を備え、
前記ＳＡＲが、前記入力電圧信号のアナログ−ディジタル変換の前に、前記ＭＳＢコンデンサに結合された前記第１スイッチをＶ _DD に結合するとともに、前記複数のスイッチのうち他のスイッチを接地に結合するように構成されることを特徴とする電池駆動型電子装置。
前記装置が、脳波図（ＥＥＧ）または心電図（ＥＣＧ）用の医療装置であることを特徴とする請求項１３記載の電池駆動型電子装置。
アナログ−ディジタル変換の方法であって、
前記方法は、
２進重み付けコンデンサのアレイによって、入力スイッチのオン状態において前記入力スイッチを通じて入力電圧信号を受け取るステップを備え、
前記コンデンサのアレイは、前記入力スイッチと比べて前記各コンデンサの反対側で複数のスイッチのそれぞれ１つと直列に結合され、
前記複数のスイッチのうち第１スイッチは、前記コンデンサのアレイのうち、前記アナログ−ディジタル変換のディジタル出力中の最上位ビット（ＭＳＢ）に対応するコンデンサに結合され、
前記方法は、
前記複数のスイッチおよび前記入力スイッチに結合された逐次近似レジスタ（ＳＡＲ）によって、前記入力電圧信号のアナログ−ディジタル変換の前に、前記ＭＳＢコンデンサに結合された前記第１スイッチをＶ _DD に切り替えるとともに、前記複数のスイッチのうち、下位ビット値に対応するコンデンサに結合された他のスイッチを接地に切り替えるステップと、
前記ＳＡＲ結合された比較器によって、前記コンデンサのアレイの前記入力スイッチ側からの第１電圧と、Ｖ _DD ／２の電圧に等しい第２電圧とを受け取るステップと、
前記比較器によって、前記第１電圧入力と第２電圧入力とを比較するステップと、
少なくとも部分的に前記比較に少なくとも基づいて、前記入力電圧信号をディジタル信号に変換するステップと
を備えることを特徴とする方法。
前記入力電圧信号のアナログ−ディジタル変換の前に、前記入力スイッチをオフ状態に切り替えるステップをさらに備えることを特徴とする請求項１５に記載の方法。
前記比較器が、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ _DD ／２より大きいと判定したことに応答して、前記複数のスイッチのうち前記ＭＳＢコンデンサに結合された第１スイッチを接地に切り替える、または前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ _DD ／２以下であることに応答して、Ｖ _DD に結合された前記第１スイッチを維持するステップをさらに備えることを特徴とする請求項１５に記載の方法。
前記複数のスイッチのうち、次の下位ビット・コンデンサに結合された第２スイッチをＶ _DD に切り替えるステップと、
前記コンデンサのアレイの前記入力スイッチ側からの電圧をＶ _DD ／２と比較するステップと、
前記比較器が、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ _DD ／２より大きいと判定したことに応答して、前記第２スイッチを接地に切り換える、または前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶ _DD ／２以下であることに応答して、Ｖ _DD に接合された前記第２スイッチを維持するステップと
を有するレジスタ・シーケンスを行うステップをさらに備えることを特徴とする請求項１５に記載の方法。
前記複数のスイッチのうち前記ＭＳＢコンデンサに結合された第１スイッチから、前記複数のスイッチのうち最下位ビット（ＬＳＢ）に対応するコンデンサに結合されたスイッチまで、前記複数のスイッチのうち前記コンデンサのアレイに結合されたすべてのスイッチに対して、前記レジスタ・シーケンスを繰り返すステップをさらに備えることを特徴とする請求項１８に記載の方法。
前記入力電圧信号のアナログ−ディジタル変換が終了した後、新しい入力電圧信号をサンプリングするために前記入力スイッチを前記オン状態に切り替えるステップをさらに備えることを特徴とする請求項１５に記載の方法。
アナログ−ディジタル変換器（ＡＤＣ）であって、
前記ＡＤＣは、
入力スイッチのオン状態において前記入力スイッチを通じて入力電圧信号を受け取るための、２進重み付けコンデンサのアレイを有する手段を備え、
前記コンデンサのアレイは、前記入力スイッチと比べて前記各コンデンサの反対側で複数のスイッチのそれぞれ１つと直列に結合され、
前記ＡＤＣは、
前記入力電圧信号のアナログ−ディジタル変換の前に、前記複数のスイッチのうち前記ＡＤＣのデジィタル出力中の最上位ビット（ＭＳＢ）に対応するコンデンサに結合されたスイッチをＶ _DD に切り替えるとともに、前記複数のスイッチのうち下位ビット値に対応するコンデンサに結合された他のスイッチを接地に切り替えるための手段と、
前記コンデンサのアレイの前記入力スイッチ側からの第１電圧入力と、Ｖ _DD ／２の電圧と等しい第２入力とを受け取るための手段と
前記第１電圧入力と前記第２電圧入力とを比較するための手段と、
少なくとも部分的に前記比較に一部基づいて、前記入力電圧信号をディジタル信号に変換するための手段と
を備えることを特徴とするアナログ−ディジタル変換器。