CN102332921A

CN102332921A - 一种适用于自动增益控制环路的逐次逼近型模数转换器

Info

Publication number: CN102332921A
Application number: CN201110212310A
Authority: CN
Inventors: 曾真; 董传盛; 刘毅; 李�亨
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2011-07-28
Filing date: 2011-07-28
Publication date: 2012-01-25

Abstract

本发明属于模拟与混合信号集成电路技术领域，具体为一种适用于自动增益控制环路的逐次逼近型模数转换器。该模数转换器主要包括采样保持模块、电容阵列模块、开关阵列模块、比较器模块和数字控制模块。本发明能够很好地满足自动增益控制环路对模数转换器的要求，以一套简单且代价小的硬件结构实现了逐次逼近型模数转换器的功能。

Description

一种适用于自动增益控制环路的逐次逼近型模数转换器

技术领域

本发明属于模拟与混合信号集成电路技术领域，具体涉及一种适用于自动增益控制环路的模数转换器。

背景技术

近年来，随着半导体器件（互补金属氧化物等）工艺尺寸的不断缩小，逐次逼近型（SAR）模数转换器在许多应用场合中发挥了作用，成为十分流行的结构。其中一个重要的原因是，在逐次逼近型模数转换器的电路中，不需要用到依靠高电源电压来保证工作性能的运算放大器，因此不会受到工艺尺寸缩小带来的影响。同时，由于工作时没有静态功耗，只有来自数字电路、开关以及电容充放电的动态功耗，逐次逼近型模数转换器具备了独一无二的低功耗特性，使得这一结构十分具有吸引力。

目前的研究大致上是从模数转换器的速度和精度上去提升逐次逼近型模数转换器的性能，有的应用在超宽带（UWB）领域，有的应用在无线通信接收机中，还有的应用在无线传感节点或生物医疗等低功耗场合。

基于自动增益控制环路的应用场合，本发明提出了一种代价较小的逐次逼近型模数转换器结构。

发明内容

本发明的目的在于提供一种结构简单、代价较小的逐次逼近型模数转换器结构，应用在自动增益控制环路的场合。

根据自动增益控制环路的特性及其对模数转换器性能指标的要求，本发明提出的逐次逼近型模数转换器，由采样保持模块、电容阵列模块、开关阵列模块、比较器模块和数字控制模块构成，具体结构如图1所示，输入输出信号的说明如表1所示。其中：

采样保持模块，用于对输入信号的采样，然后进行零阶保持。具体电路如图2所示。

电容阵列模块，用于完成电荷再分配功能。具体结构如图3所示。

开关阵列模块，配合电容阵列一起完成数模转换器的功能。具体结构如图4所示。

比较器模块，用于判决输入信号与参考电压之间的大小关系。具体电路如图5所示。

数字控制模块，用于对模拟量转换为数字量的过程进行时序控制。具体的状态转换过程如图6所示。

本发明中，所述电容阵列的大小采用二进制顺序排列，每个电容阵列由多个单位电容构成。

本发明中，所述开关阵列模块中的开关由互补的PMOS晶体管及NMOS晶体管构成。

本发明中，所述比较器的功能通过动态时序完成。

本发明中，所述数字控制模块的时序控制功能利用顺序执行的状态机完成，包含两种工作模式：连续采样模式和单次采样模式。

本发明能够很好地满足自动增益控制环路对模数转换器的要求，以一套简单且代价小的硬件结构实现了逐次逼近型模数转换器的功能。

附图说明

图1 为适用于自动增益控制环路的模数转换器结构图。

图2 为采样保持模块电路图。

图3 为电容阵列模块结构图。

图4 为开关阵列模块结构图。

图5 为比较器模块电路图。

图6 为数字控制模块的状态转换图。

具体实施方式

根据本发明内容，适用于自动增益控制环路的模数转换器的具体实施方式如下：

(1) 参照图1，输入信号首先经过一个取样保持电路模块，保证转换期间输入电压的稳定。后面跟着一个比较器，它通过逐次逼近的方法来产生数字信号的有效位。具体说来，就是比较器每一次的输出结果送到逐次逼近寄存器及数字控制模块，该模块通过数模转换器给出下一个参考电平，与输入信号进行比较，通过循环往复的方法使这一参考电平不断接近输入信号的大小，最后在满足精度要求的情况下完成模数转换的功能。

显然，对于N 位的模数转换器，需要N 次转换过程，也就需要N 个时钟周期。

(2) 采样保持模块结构参照图2所示，左边的晶体管M1、M2和电容C1、C2构成了一个电荷泵，晶体管M1和M2的栅源交叉连接，源级与电容C1、C2的顶级板连接，漏端接电源电压。输入的开关控制信号分别通过两个反相器接到电容C1、C2的底级板。电容C3的上下极板分别接晶体管M13的源级和M12的漏极。右边开关管M11的栅极通过两个NMOS管M7和M10接成到地电位的通路。晶体管M5和M4接成反相器的形式，其输出接到晶体管M8的栅极，用来控制电荷泵输出的电压在开关导通时传到开关管M11的栅极。晶体管M9与M11串联，在开关导通时将输入信号传到电容C3的下极板。

当en 信号为低电平时，开关管M11 的栅极电位通过晶体管M7 和晶体管M10 放电到低电平，从而使开关断开，同时晶体管M8 和晶体管M9 断开，电容C3 通过晶体管M3 和晶体管M12 进行充电。当en 信号为高电平时，晶体管M8 导通，使开关管M11 的栅极电位通过电容C3 充电至高电平，晶体管M9 和晶体管M11 同时导通。由于晶体管M9 的存在，开关管M11 的栅极跟随输入信号变化，维持栅源之间的电压差为Vdd。

开关管M11 的尺寸决定了其导通电阻的大小以及源级和漏级结电容的大小，其中导通电阻的大小受建立时间约束，而源漏结电容的大小会影响采样信号的线性度。

(3) 电容阵列模块的具体结构参照图3所示。图中数字相同的电容是并联关系，数字为“1”的电容是单位电容，“2”~“512”的电容大小依次呈现二进制的分布，如“2”是单位电容的2倍，“4”是单位电容的4倍…, “512”单位电容的512倍。标号为“1”和“2”的电容呈现中心对称，标号为“4”、“8”、“16”、“32”的电容在水平方向上呈现轴对称分布，标号为“64”、“128”、“256”、“512”的电容在垂直方向上呈现轴对称分布。另外，所以电容的顶级板接在一起，底极板则接到各自对应的开关上。

底极板的寄生电容不会影响电荷重分配的精度，由于存在着与底极板连接的MOS开关，这些寄生电容只被参考电压V_ref充电或者对地进行放电，因而不会参与上极板的电荷再分配。

整个ADC的精度尤其是微分非线性（DNL）和积分非线性（INL）主要受电容阵列的失配影响。单位电容的取值越大，匹配性越好，同时KT/C噪声也会越小，但相应地带来功耗和面积的开销，也降低了转换速度。在综合考虑这些因素之后，单位电容的大小取为15fF，对应的电容阵列总大小为15pF。

在电路的版图布局上，为了提高匹配性，采用了共中心对称的布局方式，其中数字相同的一组单位电容加在一起组成一个需要的二进制电容。

(4) 开关阵列模块结构参照图4所示。每个开关均采用CMOS互补传输门电路实现，NMOS晶体管与PMOS晶体管并联连接，即NMOS晶体管的源漏分别与PMOS晶体管的源漏相连接，NMOS晶体管的栅极接到开关的控制信号，PMOS晶体管的栅极接到开关的反向控制信号。开关为单刀双掷的形式，左边的一端连接到电容阵列的底极板，右边的两端中，一端接到地电位，另一端接一个单刀双掷开关，通过这个开关连接到输入信号或参考电压。

(5) 比较器模块的结构参照图5所示。输入信号vip和vin接到晶体管N1和N2的栅极，晶体管N3和N4的栅源交叉连接，同时与晶体管N1和N2的漏极相连。晶体管N1和N2的源级接到晶体管N7的漏极，晶体管M7的栅极接到时钟信号clk。晶体管N5和N6分别与晶体管N3和N4并联连接，栅极也接到时钟信号clk。晶体管N1和N2的漏端通过两个反相器得到比较器的输出信号vop和von。

clk信号为低电平时，晶体管N7关断，从而使输入差分对及再生反馈环路关断。而晶体管N5和晶体管N6导通，从而将比较器输出置为高电平，此时比较器无静态功耗；clk信号为高电平时，晶体管N7导通而晶体管N5和晶体管N6关断，输入差分对上的信号差异通过再生反馈进行放大，比较结果再通过两级反相器组成的缓冲器进行整形，得到最终的输出结果。

比较器的失调电压可以用下面的表达式来描述：

等式左边的

表示比较器的失调电压，右边

的表示输入对管阈值电压的失配，

表示输入管的过驱动电压，表示输入对管尺寸的失配，

表示输入级负载的失配。其中第一项为静态误差，一方面会引入失调电压，另一方面对管阈值的差异直接影响差分对的翻转点，进而影响ADC动态性能。第二项是依赖于输入信号大小的动态误差，会明显恶化ADC的动态性能。设计时加大输入差分对管的尺寸，可以减小过驱动电压，同时提高输入对管的匹配性，从而减小比较器的动态失调电压。

(6) 数字控制模块的结构见图6所示。图6给出的是行为级的状态转换图，总共包括13个状态。“sample”表示采样状态，是电路复位后的第1个状态；下一个“hold”表示保持状态，是第2个状态；后面“get b9”~“get b0”表示从最高位判决到最低位，是第3~12个状态；还有一个“idle”表示空闲状态。

数字控制模块采用半定制的设计方法，先编写HDL代码进行功能描述与仿真，然后通过软件工具综合及布局布线最终生成满足功能及时序要求的电路及版图。

复位后电路进入sample状态。此时通过con_flag信号决定电路的工作模式，当信号为“1”时，电路为连续采样模式，整个模数转换器在时钟的控制下对输入信号连续采样；当信号为“0”时，电路为单次采样模式，整个模数转换器在复位信号的控制下对输入信号进行一次采样后停止工作，直到下一个复位信号到来。

表1. 整体结构图输入输出说明

。

Claims

1.一种适用于自动增益控制环路的逐次逼近型模数转换器，其特征在于由下述模块组成：

采样保持模块，用于先对输入信号的采样，然后进行零阶保持；

电容阵列模块，用于完成电荷再分配；

开关阵列模块，配合电容阵列模块，完成数模转换器的功能；

比较器模块，用于确定输入信号与参考电压之间的大小关系；

数字控制模块，用于对输入信号的逐次逼近转换过程进行时序控制。

2.根据权利要求1所述的逐次逼近型模数转换器结构，其特征在于，所述电容阵列的大小采用二进制顺序排列，每个电容阵列由多个单位电容构成。

3.根据权利要求1所述的逐次逼近型模数转换器结构，其特征在于，所述开关阵列模块中的开关由互补的PMOS晶体管及NMOS晶体管构成。

4.根据权利要求1所述的逐次逼近型模数转换器结构，其特征在于，所述比较器的功能通过动态时序完成。

5.根据权利要求1所述的逐次逼近型模数转换器结构，其特征在于，所述数字控制模块的时序控制功能利用顺序执行的状态机完成，包含两种工作模式：连续采样模式和单次采样模式。