KR20130015859A

KR20130015859A - 아날로그 디지털 변환기

Info

Publication number: KR20130015859A
Application number: KR1020110078154A
Authority: KR
Inventors: 김철우; 김무영; 이호규
Original assignee: 고려대학교 산학협력단
Priority date: 2011-08-05
Filing date: 2011-08-05
Publication date: 2013-02-14
Also published as: KR101253224B1

Abstract

아날로그 디지털 변환기는, 제 1 입력전압 및 공통전압에 기초하여 제 1 전압을 출력하는 제 1 전압 입력부, 상기 제 1 입력전압과 차동 관계에 있는 제 2 입력전압 및 공통전압에 기초하여 제 2 전압을 력하는 제 2 전압 입력부, 상기 제 1 입력전압, 제 2 입력전압 및 공통전압에 기초하여 샘플 홀드 동작을 수행하는 제 1 샘플 홀드부, 상기 제 1 입력전압, 제 2 입력전압 및 공통전압에 기초하여 샘플 홀드 동작을 수행하는 제 2 샘플 홀드부, 상기 제 1 샘플 홀드부의 출력단과 선택적으로 접속되며, 병렬 접속된 복수의 커패시터에 충전된 전압을 출력하는 제 1 커패시터 어레이, 상기 제 2 샘플 홀드부의 출력단과 선택적으로 접속되며, 병렬 접속된 복수의 커패시터에 충전된 전압을 출력하는 제 2 커패시터 어레이, 상기 제 1 전압 입력부, 제 2 전압 입력부, 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 출력 전압을 비교하는 이중 비교부 및 축차 비교 알고리즘 및 상기 이중 비교부의 비교 결과에 따라, 입력전압에 대한 디지털 코드를 생성하고, 상기 제 1 샘플 홀드부 및 제 2 샘플 홀드부에 피드백 전압을 전송하고, 상기 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 동작을 제어하는 제어신호를 생성하는 SAR제어부를 포함한다.

Description

아날로그 디지털 변환기{ANALOG DIGITAL CONVERTER}

본 발명은 개선된 구조를 갖는 아날로그 디지털 변환기에 관한 것이다.

최근 다양한 휴대용 기기들이 보급되고, 휴대용 기기가 수행할 수 있는 기능이 다양해짐에 따라 저전력 소모 특성에 대한 요구가 증가하고 있다. 이를 위하여, 휴대용 기기에 포함되는 각종 SoC 또는 처리 장치를 구동시키는 구동 전압을 감소시키는 구성을 사용하고 있다. 다만, 이러한 구동 전압의 감소는 필연적으로 아날로그 회로 성능의 저하를 유발하여 설계의 어려움을 가중시키고 있다. 특히, MOSFET과 같은 스위칭 소자의 턴온 저항의 크기가 급속도로 작아지면서 연산 증폭기의 이득이 작아지고, 능동 소자 및 수동 소자간의 매칭 특성이 나빠지는 등, 아날로그 회로의 설계가 어려워지고 있다. 반면에, 디지털 회로의 동작 속도는 더욱 빨라지고, 동시에 저전력 특성을 갖는 설계가 가능하게 되었다. 이로써 기존의 아날로그 회로가 다수 포함된 파이프라인 아날로그-디지털 변환기에 비해, 디지털 회로로만 구성되어있는 축차 비교형 아날로그-디지털 변환기(Successive Approximation Register Analog to Digital Converter, SAR ADC)가 최근 각광 받고 있다.

아날로그-디지털 변환기는 인간과 전자기기 사이에 소통을 위해서 반드시 요구되는 회로로서 거의 모든 전자기기에 사용되고 있다. 특히, 이 축차 비교형 아날로그-디지털 변환기는 작은 면적과 전력소모로, PMP, 휴대폰, 노트북 등 휴대용 전자기기에 적합하다.

한편, 본원 발명과 관련하여 한국등록특허 제1993-0000486호(발명의 명칭: 파이프 라인식 병렬처리를 이용한 고속축차 비교방식의 아날로그/디지탈 변환 장치 및 변환 방법)는 다수의 저비트 디지털/아날로그 변환기를 채용하여 파이프라인식 병렬처리를 수행하는 축차비교 방식 아날로그/디지털 변환장치로서, 데이터의 고속 변환 처리를 수행하는 것을 특징으로 하고 있다.

또한, 한국공개특허 제2007-0030002호(발명의 명칭: 고효율 아날로그-디지털 컨버터)는 전하 재분배 방식으로 커패시터의 수를 현저히 감소시켜서 커패시터가 차지하는 면적을 줄인 SAR ADC를 제공하고 있다.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 파이프 라인 구조의 ADC와 축차 비교형 구조의 ADC의 구성상의 장점을 이용하여 소면적, 저전력 소모를 구현할 수 있는 아날로그 디지털 변환기를 제공한다.

상기와 같은 목적을 달성하기 위한 본 발명에 일측면에 따른 아날로그 디지털 변환기는, 제 1 입력전압 및 공통전압에 기초하여 제 1 전압을 출력하는 제 1 전압 입력부, 상기 제 1 입력전압과 차동 관계에 있는 제 2 입력전압 및 공통전압에 기초하여 제 2 전압을 력하는 제 2 전압 입력부, 상기 제 1 입력전압, 제 2 입력전압 및 공통전압에 기초하여 샘플 홀드 동작을 수행하는 제 1 샘플 홀드부, 상기 제 1 입력전압, 제 2 입력전압 및 공통전압에 기초하여 샘플 홀드 동작을 수행하는 제 2 샘플 홀드부, 상기 제 1 샘플 홀드부의 출력단과 선택적으로 접속되며, 병렬 접속된 복수의 커패시터에 충전된 전압을 출력하는 제 1 커패시터 어레이, 상기 제 2 샘플 홀드부의 출력단과 선택적으로 접속되며, 병렬 접속된 복수의 커패시터에 충전된 전압을 출력하는 제 2 커패시터 어레이, 상기 제 1 전압 입력부, 제 2 전압 입력부, 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 출력 전압을 비교하는 이중 비교부 및 축차 비교 알고리즘 및 상기 이중 비교부의 비교 결과에 따라, 입력전압에 대한 디지털 코드를 생성하고, 상기 제 1 샘플 홀드부 및 제 2 샘플 홀드부에 피드백 전압을 전송하고, 상기 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 동작을 제어하는 제어신호를 생성하는 SAR제어부를 포함하되, 상기 이중 비교부는 상기 제 1 전압 입력부 및 제 2 전압 입력부의 비교 결과를 상기 SAR 제어부에 전달하거나, 상기 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 출력 전압의 비교 결과를 상기 SAR 제어부에 전달한다.

전술한 본 발명의 과제 해결 수단에 의하면, 파이프라인 아날로그-디지털 변환기의 알고리즘을 축차형 아날로그-디지털 변환기에 일부 적용하여 입력 커패시턴스의 크기를 획기적으로 줄이며, 동시에 비교기의 오프셋 전압을 교정할 수 있는 시간을 확보할 수 있다. 이러한 구성을 통하여, 비교기의 오프셋 에러가 전체 아날로그-디지털 변환기에 미치는 영향을 최소화 할 수 있다. 또한, 기존의 발명과 마찬가지로 Top-sampling 방식을 취하고, 저전력 직렬 전하 재분배 디지털-아날로그 변환기를 새로이 적용하여, 고해상도에서 요구되는 커패시터의 개수를 획기적으로 감소할 수 있다. 특히, 파이프라인 구조와 축차-비교형 구조에서 비교기가 각각 하나씩 필요한데 반해, 본 발명에서의 구조는 듀얼-입력 비교기를 활용하여, 하나의 비교기를 두 개의 구조에서 공유할 수 있도록 구성하였기 때문에, 비교기에서 요구되어지는 전력 역시 최소화할 수 있다.

도 1a와 1b는 통상적으로 사용되는 축차 비교형 아날로그 디지털 변환기의 구성을 도시한 도면이다.
도 2a 내지 도 2c는 본원 발명의 일 실시예에 따른 SAR ADC 장치의 구성 및 상세 동작을 도시한 도면이다.
도 3은 본원 발명의 일 실시예에 따른 샘플 홀드부에 포함된 증폭기의 구성을 도시한 도면이다.
도 4는 본원 발명의 일 실시예에 따른 샘플 홀드부의 이득 곡선을 도시한 도면이다.
도 5a는 본 발명의 일실시예에 따른 커패시터 어레이에 포함된 DAC의 세부 구성을 도시한 도면이고, 도 5b는 DAC의 동작을 설명하기 위한 도면이다.
도 6은 본원 발명의 일 실시예에 따른 이중 비교부의 구성을 도시한 도면이다.
도 7은 본원 발명의 일 실시예에 따른 이중 비교부의 동작을 설명하기 위한 타이밍도 이다.

아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1a와 1b는 통상적으로 사용되는 축차 비교형 아날로그 디지털 변환기의 구성을 도시한 도면이다.

도 1a는 10비트 해상도를 갖는 SAR ADC를 도시한 것으로, 차동형 구조를 가지며, 커패시터 어레이, 비교기(10), SAR 제어부 회로(12)등을 포함한다. 도시된 커패시터 어레이는 샘플 홀드 회로 및 기준 DAC 커패시터로서 기능한다.

간단을 위해, 차동형 구조 중 상측에 배치된 양측(positive) 커패시터 어레이를 기준으로 설명한다. 샘플링 단계에서는 커패시터의 하부판(bottom plate)에 제 1 입력전압(Vip)이 인가되고, 상부판(top plate)에 공통전압(Vcm)이 인가된다. 다음으로, 용량이 가장 큰 커패시터(C1)에 기준전압(Vref)이 인가되고, 나머지 커패시터는 접지된다. 이러한 동작은 음측(negative) 커패시터 어레이에 대해서도 동일하게 진행된다. 비교기(10)는 양측 커패시터 어레이의 전압과 음측 커패시터 어레이의 전압을 비교하며, 제 1 입력전압(Vip)이 제 2 입력전압(Vin)보다 크면, MSB는 1로 설정된다. 그러나, 그렇지 않은 경우에는 MSB는 0으로 설정되고, 용량이 가장 큰 커패시터는 접지된다. 다음으로, 용량이 두 번째로 큰 커패시터(C2)에 기준전압(Vref)이 인가되고, 나머지 커패시터는 접지된다. 마찬가지로, 비교기(10)의 비교결과에 따라 다음 비트의 값이 결정되며, 이러한 동작을 반복하여, LSB까지의 비트값을 결정한다.

도 1b는 도 1a와 달리 커패시터의 상부판(top plate)에 제 1 입력전압(Vip) 및 제 2 입력전압(Vin)을 인가하고, 커패시터 어레이에 포함되는 커패시터의 개수를 감소시켰다. 이때, 부트스트랩 스위치(18)를 통해 입력전압이 커패시터의 상부판에 직접 인가되도록 한다. 한편, 커패시터의 하부판에는 기준전압(Vref)이 인가된다. 부트스트랩 스위치(18)의 턴 오프후에 비교기(14)를 통한 비교동작이 수행되며, 전위가 높은 쪽의 제 1 커패시터(C1)는 접지되나 그렇지 않은 쪽의 제 1 커패시터(C1)는 기준전압(Vref)과의 접속상태를 유지한다. 이러한 동작을 반복하여 LSB까지의 비트값을 결정한다. 이와 같이 커패시터의 상부판에 입력전압을 직접 입력시키는 탑 샘플링(Top sampling) 방식의 경우, 비교기의 출력에 의해 각 커패시터의 하부판에 연결하는 전압을 결정한다. 이 방식은 기존의 축차-비교형 아날로그-디지털 변환기에 비해 절반의 커패시터 수로 같은 해상도의 아날로그-디지털 변환기 구현이 가능하지만, 이 역시 고해상도 아날로그-디지털 변환기에서는 많은 수의 커패시터를 요구한다.

도 2a 내지 도 2c는 본원 발명의 일 실시예에 따른 SAR ADC 장치의 구성 및 상세 동작을 도시한 도면이다.

도시된 SAR ADC 장치(100)는 제 1 샘플 홀드부(110), 제 2 샘플 홀드부(120), 제 1 입력 선택부(130), 제 2 입력 선택부(140), 제 1 커패시터 어레이(150), 제 2 커패시터 어레이(160), 제 1 전압 입력부(170), 제 2 전압 입력부(180), 이중 비교부(190) 및 SAR 제어부(200)을 포함한다.

제 1 샘플 홀드부(110)는 제 1입력전압(Vinp), 제 2 입력전압(Vinn) 또는 공통전압(Vcm) 입력단자와 접속되어 충방전되는 2 개의 커패시터(Cs), 복수의 스위칭 소자(S111 ~ S115) 및 증폭기(112)를 포함한다. 제 1 샘플 홀드부(110)는 스위칭 소자(S111~S115)의 턴온 여부를 제어하여, 입력전압을 샘플링하고, 입력전압의 비교 결과에 따라 SAR 제어부(200)에서 전달되는 피드백 전압(Vrefp 또는 Vrefn)을 홀딩한다.

구체적인 동작을 살펴보면, 샘플링 단계에서는 스위칭 소자(S111, S112, S113, S114)가 턴온되고, 스위칭 소자(S115)가 턴오프 된다. 각각의 입력 커패시터(Cs)에는 제 1 입력전압(Vinp) 과 공통전압(Vcm)의 차이전압 또는 제 2 입력전압(Vinn)과 공통전압(Vcm)의 차이전압이 충전된다. 이에 따라, 입력 커패시턴스를 2Cs로 최소화시키는 효과가 있다.

다음으로, 도 2b에 도시된 바와 같이, MSB 비교 단계에서는 스위칭 소자(S115)가 턴온되고, 나머지 스위칭 소자(S111, S112, S113, S114)는 턴오프된다. 이때, 스위칭 소자(S115)가 턴온됨에 따라 입력 커패시턴스는 2Cs에서 Cs로 변환된다.

다음으로, 도 2c에 도시된 바와 같이, 이중 비교부(190)의 출력이 제 1 샘플 홀드부(110)에 인가되면서, 제 1 샘플 홀드부(110)의 출력 전압을 홀딩하게 된다.

도 3은 본원 발명의 일 실시예에 따른 샘플 홀드부에 포함된 증폭기의 구성을 도시한 도면이다.

도시된 바와 같이, 전원전압과 접지단 사이에 직렬접속된 2개의 NMOS 트랜지스터(310, 312) 및 NMOS트랜지스터 사이를 선택적으로 접속시키는 스위칭 소자(S300)를 포함한다. 그리고, 상단의 NMOS 트랜지스터(310)에는 바이어스 전압이 인가되고, 하단의 NMOS 트랜지스터(312)에는 입력전압(Vin)이 인가된다. 이때, NMOS 트랜지스터(310, 312)의 접속노드에 인가되는 전압이 출력전압(Vout) 이 된다. 본원 발명에서는 전력소모를 최소화하기 위해 홀딩 단계에서만 증폭기(112)가 동작하도록 한다. 즉, 스위칭 소자(S300)의 턴온 시점을 조절하여 홀딩 단계에서만 증폭기(112)가 동작하도록 한다.

다시 도 2를 참조하면, 샘플 홀드부의 구성에 따라, 입력신호의 증가에 따라 이득이 2인 출력 전압을 얻을 수 있게 된다.

도 4는 본원 발명의 일 실시예에 따른 샘플 홀드부의 이득 곡선을 도시한 도면이다.

도시된 바와 같이, 입력 신호의 증가에 따라 이득이 2인 출력 전압을 얻게 되면서, 1 비트의 MSB 코드를 출력할 수 있게 된다.

다시 도 2를 참조하여 제 2 샘플 홀드부(120)의 구성을 살펴보면, 제 1 샘플 홀드부(110)와 거의 동일한 구성을 갖는다. 즉, 제 2 샘플 홀드부(120)는 제 1입력전압(Vinp), 제 2 입력전압(Vinn) 또는 공통전압(Vcm) 입력단자와 접속되어 충방전되는 2 개의 커패시터(Cs), 복수의 스위칭 소자(S121~S125) 및 증폭기(12)를 포함한다. 제 2 샘플 홀드부(120)는 스위칭 소자(S121~S125)의 턴온 여부를 제어하여, 입력전압을 샘플링하고, 입력전압의 비교 결과에 따라 SAR 제어부(200)에서 전달되는 피드백 전압(Vrefp 또는 Vrefn)을 홀딩한다.

제 1 입력 선택부(130)는 제 1 샘플 홀드부(110)의 출력단과 접속된 스위칭 소자(S132) 및 공통전압(Vcm)의 출력단과 접속된 스위칭 소자(S134)를 포함한다. 이에 따라, 제 1 샘플 홀드부(110)의 출력 전압 또는 공통전압(Vcm)을 제 1 커패시터 어레이(150)로 전달한다.

마찬가지로, 제 2 입력 선택부(140)는 스위칭 소자(S142, S144)를 포함한다. 이에 따라, 제 2 샘플 홀드부(120)의 출력 전압 또는 공통전압(Vcm)을 제 2 커패시터 어레이(160)로 전달한다.

제 1 전압 입력부(170)는 커패시터(Cc), 입력전압을 커패시터에 선택적으로 전달하는 스위칭 소자(S172), 커패시터(Cc)의 출력단에 공통전압을 인가하는 스위칭 소자(S174)를 포함한다. 이때, 커패시터(Cc)의 일단은 스위칭 소자(S172)와 접속되고, 타단은 이중 비교부(190)의 제 2 양측 입력단(2P)과 접속된다. 스위칭 소자(S172)를 통해 전달되는 입력전압은 제 1 입력전압(Vinp)이거나 공통전압(Vcm)일 수 있다.

마찬가지로, 제 2 전압 입력부(180)는 커패시터(Cc), 스위칭 소자(S182, S184)를 포함한다. 이때, 커패시터(Cc)의 일단은 스위칭 소자(S182)와 접속되고, 타단은 이중 비교부(190)의 제 2 음측 입력단(2N)과 접속된다. 스위칭 소자(S182)를 통해 전달되는 입력전압은 제 2입력전압(Vinn)이거나 공통전압(Vcm)일 수 있다.

한편, 제 1 입력전압(Vinp)과 제 2 입력전압(Vinn)은 차동 전압에 해당하며, 제 1 입력전압(Vinp)와 공통전압의 차이의 절대값과, 제 2 입력전압(Vinn)과 공통전압의 차이의 절대값은 동일하다.

제 1 커패시터 어레이(150)는 이중 비교부(190)의 제 1 양측 입력단(1P)과 상부 플레이트가 접속되고, 서로 병렬관계에 있는 복수의 커패시터(C1~C5) 및 SAR 제어부(200)의 제어신호에 따라 각 커패시터의 하부 플레이트에 기준전압(Vrefp)을 인가시키는 복수의 스위칭 소자(S151~S155)를 포함한다. 이때, 제 4 커패시터(C4) 및 제 5 커패시터(C5)의 용량은 동일하게 구성하고, 제1 커패시터(C1)의 용량은 제 4 커패시터(C4)의 용량의 8배, 제 2 커패시터(C2)의 용량은 제 4 커패시터(C4)의 용량의 4배, 제 3 커패시터(C3)의 용량은 제 4 커패시터(C4)의 용량의 2배가 되도록 구성한다.

한편, 본 발명에서는 제 5 커패시터(C5)에 DAC(152)를 선택적으로 접속시켜, 커패시터 어레이에 포함되는 커패시터의 개수를 감소시킨다.

예를 들어, 10 비트의 ADC 를 구성할 경우 도 1a 의 실시예에 따르면 상부 커패시터 어레이에 2^10 (2의 10승) 개의 단위 커패시터를 사용하고, 도 1b 의 실시예에 따르면 상부 커패시터 어래이에 2^9(2의 9승)개의 단위 커패시터를 사용한다. 그러나, 본원 발명에 따르면, 4 비트의 DAC 를 접속시켜 상부커패시터 어레이에 2^4 (2의 4승) 개의 단위 커패시터만을 포함시켜도 되므로 전체 커패시터의 개수를 획기적으로 감소시킬수 있다.

마찬가지로, 제 2 커패시터 어레이(160)는 이중 비교부(190)의 제 1 음측 입력단(1N)과 접속된 복수의 커패시터(C1~C5) 및 복수의 스위칭 소자(S161~S165)를 포함한다. 또한, 제 5 커패시터(C5)에 DAC(162)를 선택적으로 접속시켜, 커패시터 어레이에 포함되는 커패시터의 개수를 감소시킨다.

각 커패시터 어레이에 포함된 DAC(152, 162)의 상세 구성을 살펴보기로 한다.

도 5a는 본 발명의 일실시예에 따른 커패시터 어레이에 포함된 DAC의 세부 구성을 도시한 도면이고, 도 5b는 DAC의 동작을 설명하기 위한 도면이다.

DAC(150)는 제 1 및 제 2 커패시터(C1, C2), 제 1 기준 전압(REFP), 제 2 기준 전압(REFN) 또는 공통전압(Vcm)을 상기 각 커패시터(C1, C2)에 선택적으로 인가하는 복수의 스위칭 소자(S510 ~ S518)를 포함한다.

제 1 내지 제 3 스위칭 소자(S510 ~ S516)는 제 1 기준 전압(REFP), 제 2 기준 전압(REFN) 또는 공통전압(Vcm)을 제 1 커패시터(C1)에 충전 시킨다. 제 4 스위칭 소자(S516)는 제 1 커패시터(C1)와 제 2 커패시터(C2)를 선택적으로 접속시켜, 각 커패시터에 저장된 전하를 재분배한다. 제 5 스위칭 소자(S518)는 제 1 기준 전압(REFP)을 제 2 커패시터(C2)에 충전시킨다. 즉, 제 1 커패시터(C1)에 특정 전압을 인가하여 충전시키는 과정, 제 1 커패시터(C1)와 제 2 커패시터(C2)를 접속시켜 전하를 분배하는 과정을 일정 횟수 이상 반복한 후 제 1 커패시터(C1) 또는 제 2 커패시터(C2)에 충전된 전압을 출력전압으로서 사용한다. 이때, 제 1 커패시터(C1)에 접속시키는 전압의 종류, 상기 과정을 반복하는 횟수에 따라 다양한 출력 전압을 설정할 수 있다.

도 5b를 참조하면, 제 1 커패시터(C1)에 전하를 충전시키는 과정을 4회 수행하고, 전하를 재분배하는 과정을 3회 수행하여 총 16가지의 출력 전압을 생성하고 있음을 확인할 수 있다. 이때, 제 1 커패시터(C1)에 접속되는 전압의 종류가 총 5 가지이다. 즉, 제 1 기준전압(REFP), 제 2 기준전압(REFN), 공통전압(Vcm), 제 1 기준전압(REFP)과 공통전압(Vcm)의 평균, 제 2 기준전압(REFN)과 공통전압(Vcm)의 평균에 해당하는 전압을 접속시킨다. 이때, 상기 평균에 해당하는 전압의 제공을 위해 별도의 전압 공급원을 추가할 수도 있으나, 본원 발명에서는 제 1 내지 제 3 스위칭 소자(S510~S514)를 각각 부트 스트랩 스위치로 구성하여 동일한 효과를 낼 수 있다. 부트스트랩 스위치는 입력전압에 상관없이 항상 일정한 턴온 저항을 가지는 스위치로서, 서로 다른 두 전압의 평균전압을 인가시키고자 하는 경우, 각 전압의 단자와 접속된 두 개의 스위칭 소자를 동시에 턴온시키는 방법으로 각 전압의 평균전압을 출력시킬 수 있다. 즉, 제 1 스위칭 소자(S510) 및 제 2 스위칭 소자(S512)를 동시에 턴온시켜 제 1 커패시터(C1)에 제 1 기준전압(REFP)과 공통전압(Vcm)의 평균에 해당하는 전압을 인가한다. 또한, 제 2 스위칭 소자(S512) 및 제 3 스위칭 소자(S514)를 동시에 턴온시켜 제 1 커패시터(C1)에 제 2 기준전압(REFN)과 공통전압(Vcm)의 평균에 해당하는 전압을 인가한다.

이중 비교부(190)는 제 1 샘플 홀드부(110) 및 제 1 커패시터 어레이(150)를 통해 출력된 제 1 양측 입력(1P), 제 2 샘플 홀드부(120) 및 제 2 커패시터 어레이(160)를 통해 출력된 제 1 음측 입력(1N), 제 1 전압 입력부(170)에서 출력된 제 2 양측 입력(2P) 및 제 2 전압 입력부(180)에서 출력된 제 2 음측 입력(2N)을 수신하여, 비교 동작을 수행한다.

특히, 각 샘플 홀드부(110, 120)가 샘플 홀드 동작을 수행하는 경우에는 제 1 양측 입력(1P) 및 제 1 음측 입력(1N)을 통한 입력 신호를 비교하고, SAR 제어부(200)이 동작을 수행하는 경우에는 경우에는 제 2 양측 입력(2P) 및 제 2 음측 입력(2N)을 통한 입력 신호를 비교한다. 이와 같은 구성을 통해, 비교기와 커패시터 어레이간의 스위칭에 의하여 소모되는 시간을 최소화할 수 있으며, 특히 하나의 비교기를 파이프 라인형 구조와 SAR 구조에서 공유할 수 있다.

이중 비교부(190)의 상세 구성을 살펴보기로 한다.

도 6은 본원 발명의 일 실시예에 따른 이중 비교부의 구성을 도시한 도면이다.

이중 비교부(190)는 제 1 양측 입력(1P), 제 1 음측 입력(1N), 제 2 양측 입력(2P), 제 2 음측 입력(2N)을 수신하여 증폭 동작을 수행하는 이중 입력 증폭기(192), 이중 입력 증폭기(192)의 출력 신호의 크기를 비교하는 비교기(194)를 포함한다.

이중 입력 증폭기(192)는 전원 단자(VDD) 및 GND 단자 사이에 접속된 제 1 내지 제 5 스위칭 소자(P191, P193, N195, N197, S199)를 포함한다. 제 1 스위칭 소자(P191)는 전원 단자(VDD)에 일측 단자가 접속되고, 타측 단자에 제 1 출력단(OUTP)이 접속되며, 제 2 양측 입력(2P)과 게이트가 접속된다. 제 2 스위칭 소자(P193)는 전원 단자(VDD)에 일측 단자가 접속되고, 타측 단자에 제 2 출력단(OUTN)이 접속되며, 제 2 음측 입력(2N)과 게이트가 접속된다. 제 3 스위칭 소자(N195)는 GND 단자에 일측 단자가 접속되고, 타측 단자에 제 1 출력단(OUTP)이 접속되며, 제 1 양측 입력(1P)과 게이트가 접속된다. 제 4 스위칭 소자(N197)는 GND 단자에 일측 단자가 접속되고, 타측 단자에 제 2 출력단(OUTN)이 접속되며, 제 1 음측 입력(1N)과 게이트가 접속된다.

한편, 제 1 출력단(OUTP)과 제 2 출력단(OUTN)을 선택적으로 접속시키는 제 5 스위칭 소자(S199)를 포함한다.

이와 같은 구성에 따르면, 제 1 양측 입력(1P)과 제 1 음측 입력(1N)이 동일하면, 이는 바이어스 전압으로서만 기능할 뿐 이중 비교부(190)의 출력에는 영향을 주지 않게 되며, 제 2 양측 입력(2P)과 제 2 음측 입력(2N)만을 비교하여 출력하게 된다. 마찬가지로, 제 2 양측 입력(2P)과 제 2 음측 입력(2N)이 동일하면, 제 1 양측 입력(1P)과 제 1 음측 입력(1N)만을 비교하여 출력하게 된다.

한편, 제 5 스위칭 소자(S199)가 턴온되면, 제 1 출력단(OUTP)과 제 2 출력단(OUTN)의 전압이 동일해지며, 이러한 동작에 따라 이중 입력 증폭기(192)를 선택적으로 리셋시킨다. 이는, 각 비트별로 비교 동작을 수행할 때, 이미 증폭되어 차이가 커진 전압을 다음 입력신호때 다시 반대로 증폭시키려면, 상당한 부담이 되므로 이를 방지하기 위해 리셋 동작을 수행한다.

도 7은 본원 발명의 일 실시예에 따른 이중 비교부의 동작을 설명하기 위한 타이밍도 이다.

먼저 이중 입력 증폭기(192)가 활성된 구간 동안에는 입력된 신호를 증폭시키고, 증폭된 값이 비교기(194)를 통해 비교된 결과에 기초하여, SAR 제어부(200)이 MSB-n(n은 1 이상의 자연수) 비트를 출력한다. 이때, 다음 비트에 대한 비교 동작을 수행하기 위하여 제 5 스위칭 소자(S199)를 이용하여 이중 입력 증폭기(192)를 리셋 시키는 동작을 수행한다. 즉, 증폭 및 비교 동작이 끝날 때 마다 리셋 동작을 한번씩 수행하게 된다.

이제 도 2a 내지 2c를 참조하여, 전체 동작을 살펴보기로 한다.

샘플링 단계에서는, 제 1 샘플 홀드부(110)의 스위칭 소자(S111, S112, S113, S114)가 턴온되고, 스위칭 소자(S115)가 턴오프 된다. 마찬가지로, 제 2 샘플 홀드부(120)의 스위칭 소자(S121, S122, S123, S124)가 턴온되고, 스위칭 소자(S125)가 턴오프 된다. 이에 따라, 각각의 입력 커패시터(Cs)에는 제 1 입력전압(Vinp) 과 공통전압(Vcm)의 차이전압 또는 제 2 입력전압(Vinn)과 공통전압(Vcm)의 차이전압이 충전된다.

또한, 이중 비교부(190)에 대한 보정(calibration) 동작을 수행한다. 이중 비교부(190)의 모든 입력에 대하여 동일한 전압(Vcm)을 인가시킨 상태에서, 이중 비교부(190)의 출력 결과를 보고, 오프셋(offset) 전압이 최소가 되도록 이중 비교부(190)에 대한 보정 동작을 수행한다.

이를 위해, 제 1 입력 선택부(130) 및 제 2 입력 선택부(140)를 통해, 공통전압(Vcm)이 제 2 양측 입력단(2P) 및 제 2 음측 입력단(2N)에 인가되도록 한다. 또한, 제 1 전압 입력부(170) 및 제 2 전압 입력부(180)를 통해 공통전압(Vcm)이 제 1 양측 입력단(1P) 및 제 1 음측 입력단(1N)에 인가되도록 한다.

이후 도 2b에 도시된 바와 같이, MSB 비교 단계에서는 제 1 전압 입력부(170) 및 제 2 전압 입력부(180)를 통해 각각 제 1 전압(2Vcm-Vinp)과 제 2 전압(2Vcm-Vinn)이 제 1 양측 입력단(1P)과 제 1 음측 입력단(1N)에 인가되도록 한다.

한편, 제 1 샘플 홀드부(110)의 스위칭 소자(S115)가 턴온되고, 나머지 스위칭 소자(S111, S112, S113, S114)는 턴오프되며, 증폭기(112)의 동작을 활성화시킨다. 또한, 제 2 샘플 홀드부(120)의 스위칭 소자(S125)가 턴온되고, 나머지 스위칭 소자(S121, S122, S123, S124)는 턴오프된다. 이에 따라, 제 2 양측 입력단(2P)과 제 2 음측 입력단(1N)에는 공통전압(Vcm)이 동일하게 인가된다. 이러한 동작에 따라, 이중 입력 비교부(190)는 제 1 양측 입력단(1P)과 제 1 음측 입력단(1N)으로 입력된 전압만을 기초로 비교 동작을 수행하게 된다.

그리고, SAR 제어부(200)은 이중 비교부(190)의 제 1 양측 입력단(1P)과 제 1 음측 입력단(1N)으로 입력된 전압 신호의 비교 결과에 따라 MSB 코드를 생성한다. 이때, 제 1 입력전압(Vinp)이 제 2 입력전압(Vinn)보다 큰 경우에는 MSB=1로 설정되고, 제 1 샘플 홀드부(110)에 제 1 피드백 전압(Vrefp)를 전달하고, 제 2 샘플 홀드부(120)에 제 2 피드백 전압(Vrefn)을 전달한다. 그러나, 제 1 입력전압(Vinp)이 제 2 입력전압(Vinn)보다 작은 경우에는 MSB=0로 설정되고, 제 1 샘플 홀드부(110)에 제 2 피드백 전압(Vrefn)를 전달하고, 제 2 샘플 홀드부(120)에 제 1 피드백 전압(Vrefp)을 전달한다.

다음으로 도 2c에 도시된 바와 같이, 각 샘플 홀드부(110, 120)에 의하여 홀딩된 전압에 따라 MSB-1 코드를 생성한다. 먼저, 제 1 전압 입력부(170) 및 제 2 전압 입력부(180)를 통하여, 제 1 양측 입력단(1P)과 제 1 음측 입력단(1N)에 공통전압(Vcm)을 인가한다. 이에 따라, 제 2 양측 입력단(2P)과 제 2 음측 입력단(2N)에 인가되는 전압에 따라 비교 동작이 수행된다.

한편, 제 1 입력 선택부(130)의 스위칭 소자(S132)를 턴온시키고, 스위칭 소자(S134)를 턴오프 시켜, 제 1 샘플 홀드부(110)의 출력 전압이 제 1 양측 입력단(1P)에 인가되도록 한다. 마찬가지로, 제 2 입력 선택부(140)의 스위칭 소자(S142)를 턴온시키고, 스위칭 소자(S144)를 턴오프 시켜, 제 2 샘플 홀드부(120)의 출력 전압이 제 1 음측 입력단(1N)에 인가되도록 한다.

이에 따라, 제 1 전압(2Vi+Vrefp 또는 2Vi+Vrefn)이 제 2 양측 입력단(2p)에 입력되고, 제 2 전압(-2Vi+Vrefn 또는 -2Vi+Vrefp)이 제 2 음측 입력단(2N)에 입력될 수 있다. 이때, 전압(Vi)는 제 1 입력전압(Vinp)와 공통전압의 차이의 절대값이거나, 제 2 입력전압(Vinn)과 공통전압의 차이의 절대값이다.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

110: 제 1 샘플 홀드부 120: 제 2 샘플 홀드부
130: 제 1 입력 선택부 140: 제 2 입력 선택부
150: 제 1 커패시터 어레이 160: 제 2 커패시터 어레이
170: 제 1 전압 입력부 180: 제 2 전압 입력부
190: 이중 입력 비교부 200: SAR 제어부

Claims

아날로그 디지털 변환기에 있어서,
제 1 입력전압 및 공통전압에 기초하여 제 1 전압을 출력하는 제 1 전압 입력부,
상기 제 1 입력전압과 차동 관계에 있는 제 2 입력전압 및 공통전압에 기초하여 제 2 전압을 력하는 제 2 전압 입력부,
상기 제 1 입력전압, 제 2 입력전압 및 공통전압에 기초하여 샘플 홀드 동작을 수행하는 제 1 샘플 홀드부,
상기 제 1 입력전압, 제 2 입력전압 및 공통전압에 기초하여 샘플 홀드 동작을 수행하는 제 2 샘플 홀드부,
상기 제 1 샘플 홀드부의 출력단과 선택적으로 접속되며, 병렬 접속된 복수의 커패시터에 충전된 전압을 출력하는 제 1 커패시터 어레이,
상기 제 2 샘플 홀드부의 출력단과 선택적으로 접속되며, 병렬 접속된 복수의 커패시터에 충전된 전압을 출력하는 제 2 커패시터 어레이,
상기 제 1 전압 입력부, 제 2 전압 입력부, 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 출력 전압을 비교하는 이중 비교부 및
축차 비교 알고리즘 및 상기 이중 비교부의 비교 결과에 따라, 입력전압에 대한 디지털 코드를 생성하고, 상기 제 1 샘플 홀드부 및 제 2 샘플 홀드부에 피드백 전압을 전송하고, 상기 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 동작을 제어하는 제어신호를 생성하는 SAR제어부를 포함하되,
상기 이중 비교부는 상기 제 1 전압 입력부 및 제 2 전압 입력부의 비교 결과를 상기 SAR 제어부에 전달하거나, 상기 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 출력 전압의 비교 결과를 상기 SAR 제어부에 전달하는 것인
아날로그 디지털 변환기.
제 1 항에 있어서,
상기 제 1 샘플 홀드부는 상기 피드백 전압이 전송되는 경우, 상기 제 2 입력전압을 상기 피드백 전압으로 대체하여 샘플 홀드 동작을 수행하고,
상기 제 2 샘플 홀드부는 상기 피드백 전압이 전송되는 경우, 상기 제 1 입력전압을 상기 피드백 전압으로 대체하여 샘플 홀드 동작을 수행하는 것인
아날로그 디지털 변환기.
제 1 항에 있어서,
상기 제 1 샘플 홀드부는,
상기 제 1입력전압 및 공통전압에 따라 충방전되는 제 1 커패시터
상기 제 2 입력전압 및 공통전압에 따라 충방전되는 제 2 커패시터,
상기 제 1 커패시터와 제 2 커패시터를 선택적으로 접속시키는 제 1 스위칭 소자 및
상기 제 1 커패시터의 일단자와 접속된 제 1 증폭기를 포함하되,
상기 제 1 증폭기는 상기 제 1 스위칭 소자의 동작에 따라 상기 제 1 커패시터 및 제 2 커패시터에 충전된 전압을 증폭하여 출력하고,
상기 제 2 샘플 홀드부는,
상기 제 2입력전압 및 공통전압에 따라 충방전되는 제 1 커패시터
상기 제 1 입력전압 및 공통전압에 따라 충방전되는 제 2 커패시터,
상기 제 1 커패시터와 제 2 커패시터를 선택적으로 접속시키는 제 2 스위칭 소자 및
상기 제 1 커패시터의 일단자와 접속된 제 2 증폭기를 포함하되,
상기 제 2 증폭기는 상기 제 2 스위칭 소자의 동작에 따라 상기 제 1 커패시터 및 제 2 커패시터에 충전된 전압을 증폭하여 출력하는 것인
아날로그 디지털 변환기.
제 1 항에 있어서,
상기 제 1 샘플 홀드부의 출력 전압 또는 공통전압을 상기 제 1 커패시터 어레이로 선택적으로 전달하는 제 1 입력 선택부 및
상기 제 2 샘플 홀드부의 출력 전압 또는 공통전압을 상기 제 2 커패시터 어레이로 선택적으로 전달하는 제 2 입력 선택부를 더 포함하는 아날로그 디지털 변환기.
제 1 항에 있어서,
상기 제 1 전압 입력부는
제 1 커패시터,
상기 제 1 커패시터의 일단자에 접속되어, 상기 제 1 입력전압 또는 공통전압을 인가하는 제 1 스위칭 소자 및
상기 제 1 커패시터의 타단자에 접속되어, 공통전압을 인가하는 제 2 스위칭 소자를 포함하고,
상기 제 2 전압 입력부는
제 2 커패시터,
상기 제 2 커패시터의 일단자에 접속되어, 상기 제 2 입력전압 또는 공통전압을 인가하는 제 1 스위칭 소자 및
상기 제 2 커패시터의 타단자에 접속되어, 공통전압을 인가하는 제 2 스위칭 소자를 포함하는 것인 아날로그 디지털 변환기.
제 1 항에 있어서,
상기 제 1 커패시터 어레이는
상기 이중 비교부의 제 1 양측 입력단과 상부 플레이트가 접속되고, 서로 병렬관계에 있는 제 1 내지 제 5 커패시터 및
상기 SAR 제어부의 제어신호에 따라 상기 각 커패시터의 하부 플레이트에 기준전압을 인가시키는 제 1 내지 제 5 스위칭 소자를 포함하되,
제 4 커패시터 및 제 5 커패시터의 용량은 동일하게 구성하고,
제1 커패시터의 용량은 제 4 커패시터의 용량의 8배가 되도록 구성하고,
제 2 커패시터의 용량은 제 4 커패시터의 용량의 4배가 되도록 구성하고,
제 3 커패시터의 용량은 제 4 커패시터의 용량의 2배가 되도록 구성하고,
상기 제 5 스위칭 소자와 선택적으로 접속하여, 복수 레벨의 기준전압을 상기 제 5 커패시터로 전달하는 제 1 디지털 아날로그 변환기를 포함하고,
상기 제 2 커패시터 어레이는
상기 이중 비교부의 제 1 음측 입력단과 상부 플레이트가 접속되고, 서로 병렬관계에 있는 제 6 내지 제 10 커패시터 및
상기 SAR 제어부의 제어신호에 따라 상기 각 커패시터의 하부 플레이트에 기준전압을 인가시키는 제 6 내지 제 10 스위칭 소자를 포함하되,
제 9 커패시터 및 제 10 커패시터의 용량은 동일하게 구성하고,
제 6 커패시터의 용량은 제 9 커패시터의 용량의 8배가 되도록 구성하고,
제 7 커패시터의 용량은 제 9 커패시터의 용량의 4배가 되도록 구성하고,
제 8 커패시터의 용량은 제 9 커패시터의 용량의 2배가 되도록 구성하고,
상기 제 10 스위칭 소자와 선택적으로 접속하여, 복수 레벨의 기준전압을 상기 제 10 커패시터로 전달하는 제 2 디지털 아날로그 변환기를 포함하는 아날로그 디지털 변환기.
제 8 항에 있어서,
상기 제 1 및 제 2 디지털 아날로그 변환기는,
제 1 기준 전압, 공통 전압 및 제 2 기준 전압이 선택적으로 일단자에 인가되고, 제 2 기준 전압이 타단자에 인가되는 제 1 커패시터,
상기 제 1 커패시터의 일단자의 전압 및 상기 제 1 기준전압이 일단자에 선택적으로 인가되고, 상기 제 1 커패시터의 타단자와 타단자가 접속된 제 2 커패시터,
제 1 기준 전압, 공통 전압 및 제 2 기준 전압을 상기 제 1 커패시터에 인가시키는 제 1 내지 제 3 스위칭 소자,
상기 제 1 커패시터의 일단자와 상기 제 2 커패시터의 일단자를 선택적으로 결합시키는 제 4 스위칭 소자 및
상기 제 1 기준전압을 상기 제 2 커패시터의 일단자에 선택적으로 인가하는 제 5 스위칭 소자를 포함하고,
상기 제 1 내지 제 3 스위칭 소자는 부트 스트랩 스위치로 이루어진 것인 아날로그 디지털 변환기.
제 1 항에 있어서,
상기 이중 비교부는,
상기 제 1 전압 입력부, 제 2 전압 입력부, 제 1 커패시터 어레이 및 제 2 커패시터 어레이의 출력 전압에 기초하여 증폭 동작을 수행하는 이중 입력 증폭기 및
상기 이중 입력 증폭기의 출력 전압을 비교하는 비교기를 포함하되,
상기 제 1 전압 입력부 및 제 2 전압 입력부의 출력이 동일한 경우에는 제 1 커패시터 어레이 및 제2 커패시터 어레이의 출력 전압을 비교하고,
상기 제 1 커패시터 어레이의 출력 전압 및 제 2 커패시터 어레이의 출력 전압이 동일한 경우에는 제 1 전압 입력부 및 제 2 전압 입력부의 출력 전압을 비교하는 것인 아날로그 디지털 변환기.