JP5561039B2 - アナログ・デジタル変換器およびシステム - Google Patents

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本発明は、電荷再分配型デジタル・アナログ変換器を有するアナログ・デジタル変換器およびアナログ・デジタル変換器が搭載されるシステムに関する。
近時、差動のアナログ入力信号をデジタル値に変換する差動タイプの逐次比較型アナログ・デジタル変換器が提案されている（例えば、特許文献１−３、非特許文献１参照。）。逐次比較型アナログ・デジタル変換器では、重み付けされた容量を含む容量アレイにスプリット容量を挿入することで、容量アレイの総容量値は小さくなり、回路規模が小さくなる（例えば、特許文献４、非特許文献２参照。）。さらに、差動のアナログ入力信号がサンプルされた後に、プラス側の容量とマイナス側の容量を短絡させることで、分解能は向上する（例えば、非特許文献３参照。）。
特表平１１−５０６８８３号公報 特表２００６−５０３４９５号公報 特開２００７−１４２８６３号公報 特開２０１０−４５７２３号公報
Chun-Cheng Liu, Soon-Jyh Chang, Guan-Ying Huang, and Yin-Zu Lin, "A 0.92mW 10-bit 50-MS/s SAR ADC in 0.13_m CMOS Process", IEEE Symp. VLSI Circuits Dig. Tech. Papers, pp. 236 - 237, Jun. 2009. Y. Chen et al., "SplitCapacitor DAC Mismatch Calibration in Successive Approximation ADC", IEEE Custom Integrated Circuits Conference, pp. 279-280, Sep. 2009. Y. Chen et al., "A 9b 100MS/s 1.46mW SAR ADC in 65nm CMOS", 2009 IEEE Asian Solid-State Circuits Conference, pp. 145 - 148, Nov. 2009.
一般に、アナログ・デジタル変換器の分解能を向上するために、重み付けの大きい容量が追加される。これにより、アナログ・デジタル変換器の回路サイズは大きくなり、アナログ・デジタル変換器が搭載される半導体集積回路のチップサイズは大きくなる。このため、重み付けの大きい容量の数を増やさずに分解能をさらに向上する手法が待ち望まれている。
本発明の一形態では、アナログ・デジタル変換器は、差動アナログ入力信号をサンプルし、デジタル制御信号に応じて差動アナログ出力信号を順次出力する電荷再分配型デジタル・アナログ変換器と、差動アナログ出力信号を比較してデジタル信号を順次生成する比較器と、デジタル信号に基づいてデジタル制御信号を生成するとともにデジタル信号を蓄積してデジタル出力信号を生成する制御回路とを備え、電荷再分配型デジタル・アナログ変換器は、容量値が２のべき乗に重み付けされ、一端が比較器の入力にそれぞれ接続された複数の第１容量対と、重み付けが最も小さい第１容量対と同じ容量値を有し、一端が比較器の入力に接続された第１補助容量対と、一端が固定電圧線に接続された第２補助容量対と、第１容量対の他端、第１補助容量対の他端および第２補助容量対の他端を、デジタル制御信号に応じて所定の電圧線に接続するスイッチ部とを備え、スイッチ部は、差動アナログ入力信号をサンプルするときに、第１容量対の一端および第１補助容量対の一端をコモン電圧線に接続し、第１容量対の他端、第１補助容量対の他端および第２補助容量対の他端を差動アナログ入力信号が伝達される差動アナログ入力信号線に接続し、デジタル出力信号の最上位ビットの論理を求めるときに、第１容量対の他端、第１補助容量対の他端および第２補助容量対の他端を共通ノードに接続し、デジタル出力信号の最下位ビットの論理を求めるときに、一方の第１補助容量対の他端を第２補助容量対の他端に接続し、他方の第１補助容量の他端を、最下位から２番目のビットの論理に応じてプラス側基準電圧線またはマイナス側基準電圧線に接続することを特徴とする。
重み付けの大きい容量を追加することなく、デジタル出力信号のビット数を増やすことができ、分解能を向上できる。換言すれば、同じ分解能のアナログ・デジタル変換器の回路サイズを小さくでき、チップサイズを削減できる。
一実施形態におけるアナログ・デジタル変換器の例を示している。 図１に示したアナログ・デジタル変換器に供給される信号の例を示している。 図１に示した電荷再分配型デジタル・アナログ変換器の回路例を示している。 図１に示したアナログ・デジタル変換器の動作の例を示している。 図３に示した電荷再分配型デジタル・アナログ変換器のスイッチの動作の例を示している。 図４に示した変換動作において、デジタル出力信号の最上位ビットの判定方法を示している。 図４に示した変換動作において、デジタル出力信号の最上位から２番目のビットの判定方法を示している。 図４に示した変換動作において、デジタル出力信号の最下位から２番目のビットおよび最下位ビットの判定方法を示している。 図１に示したアナログ・デジタル変換器の動作の別の例を示している。 図９に示した変換動作において、デジタル出力信号の最下位から２番目のビットおよび最下位ビットの判定方法を示している。 図１に示したアナログ・デジタル変換器の動作の別の例を示している。 図１１に示した変換動作において、デジタル出力信号の最下位から２番目のビットおよび最下位ビットの判定方法を示している。 別の実施形態におけるアナログ・デジタル変換器の例を示している。 別の実施形態におけるアナログ・デジタル変換器の例を示している。 図１４に示した電荷再分配型デジタル・アナログ変換器の回路例を示している。 図１４に示したアナログ・デジタル変換器の動作の例を示している。 別の実施形態におけるアナログ・デジタル変換器の例を示している。 上述した実施形態のいずれかのアナログ・デジタル変換器が搭載されるシステムの例を示している。
以下、図面を用いて実施形態を説明する。以下の説明では、信号が伝達される信号線には、信号名と同じ符号を使用する。
図１は、一実施形態におけるアナログ・デジタル変換器ＡＤＣ（Analog-to-Digital Converter）の例を示している。図１に示したアナログ・デジタル変換器ＡＤＣは、差動タイプの逐次比較型(SAR; Successive Approximation Register)ＡＤＣであり、電荷再分配型デジタル・アナログ変換器（Capacitor Analog-to-Digital Converter）ＣＤＡＣ、比較器ＣＭＰおよび制御回路ＣＯＮＴを有している。電荷再分配型デジタル・アナログ変換器ＣＤＡＣは、プラス側の容量アレイＣＡＰ、プラス側のスイッチアレイＳＡＰ、マイナス側の容量アレイＣＡＮおよびマイナス側のスイッチアレイＳＡＮを有している。容量アレイＣＡＰ、ＣＡＮにより容量部が形成される。スイッチアレイＳＡＰ、ＳＡＮによりスイッチ部が形成される。
容量アレイＣＡＰは、容量値が２のべき乗で重み付けされる容量Ｃ１Ｐ、Ｃ２Ｐと、第１補助容量Ｃ０Ｐおよび第２補助容量ＣＸＰとを有している。容量アレイＣＡＮは、容量値が２のべき乗で重み付けされる容量Ｃ１Ｎ、Ｃ２Ｎと、第１補助容量Ｃ０Ｎおよび第２補助容量ＣＸＮとを有している。容量Ｃ１Ｐ、Ｃ１Ｎにより容量対が形成され、容量Ｃ２Ｐ、Ｃ２Ｎにより容量対が形成される。第１補助容量Ｃ０Ｐ、Ｃ０Ｎにより第１補助容量対が形成され、第２補助容量ＣＸＰ、ＣＸＮにより第２補助容量対が形成される。
第１補助容量Ｃ０Ｐおよび容量Ｃ１Ｐ、Ｃ２Ｐの一端は、差動アナログ出力信号線ＶＸＰを介して比較器ＣＭＰの差動入力の一方に接続されている。第１補助容量Ｃ０Ｎおよび容量Ｃ１Ｎ、Ｃ２Ｎの一端は、差動アナログ出力信号線ＶＸＮを介して比較器ＣＭＰの差動入力の他方に接続されている。第２補助容量ＣＸＰ、ＣＸＮの一端は、電圧が一定に固定される固定電圧線の１つであるコモン電圧線ＶＣＭに接続されている。なお、第２補助容量ＣＸＰ、ＣＸＮの一端は、コモン電圧ＶＣＭ以外の固定電圧が供給される他の固定電圧線に接続されてもよい。
容量Ｃ１Ｐ、第１補助容量Ｃ０Ｐおよび第２補助容量ＣＸＰの容量値は、変換精度を得るために必要な最小容量値”Ｃ”である。容量Ｃ２Ｐの容量値は、”２Ｃ”である。容量Ｃ１Ｎ、第１補助容量Ｃ０Ｎおよび第２補助容量ＣＸＮの容量値は、変換精度を得るために必要な最小容量値”Ｃ”である。容量Ｃ２Ｎの容量値は、”２Ｃ”である。なお、第２補助容量ＣＸＰ、ＣＸＮの容量値は、最小容量値”Ｃ”より大きくてもよく、容量値が大きいほどスイッチＳ０Ｐ、Ｓ０Ｎのスイッチング時のチャージインジェクションやクロックフィールドスルーの影響を緩和できる。
図１に示すアナログ・デジタル変換器ＡＤＣは、容量値が２のべき乗で重み付けされるｎ個の容量Ｃ１Ｐ、Ｃ２Ｐ、...、ＣｎＰと、容量値が２のべき乗で重み付けされるｎ個の容量Ｃ１Ｎ、Ｃ２Ｎ、...、ＣｎＮとを含んでいてもよい。容量Ｃ１Ｐ、Ｃ２Ｐ、...、ＣｎＰの容量値は、変換精度を得るための最小容量値を”Ｃ”とするとき、Ｃ、２Ｃ、...、２ｎ−１Ｃである。同様に、容量Ｃ１Ｎ、Ｃ２Ｎ、...、ＣｎＮの容量値も、Ｃ、２Ｃ、...、２ｎ−１Ｃである。図１では説明を簡単にするため、ｎ＝２の例を示している。
第１補助容量Ｃ０Ｐは、比較器ＣＭＰに接続される容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐの単位容量数（最小容量値Ｃで表す総容量値）を２のべき乗個にし、変換誤差をなくすために設けられる。第１補助容量Ｃ０Ｎは、比較器ＣＭＰに接続される容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎの単位容量数を２のべき乗個にし、変換誤差をなくすために設けられる。
スイッチアレイＳＡＰは、スイッチＳ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ、ＳＸＰを有している。スイッチアレイＳＡＮは、Ｓ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎ、ＳＸＮを有している。
スイッチＳ００Ｐは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量ＣＸＰの他端を差動アナログ入力信号線ＶＩＮＰまたは共通ノードＣＮ０に接続する。スイッチＳ０Ｐは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量Ｃ０Ｐの他端をプラス側基準電圧線ＶＲＰ、差動アナログ入力信号線ＶＩＮＰ、マイナス側基準電圧線ＶＲＮまたは共通ノードＣＮ０に接続する。スイッチＳ１Ｐは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量Ｃ１Ｐの他端をプラス側基準電圧線ＶＲＰ、差動アナログ入力信号線ＶＩＮＰ、マイナス側基準電圧線ＶＲＮまたは共通ノードＣＮ１に接続する。スイッチＳ２Ｐは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量Ｃ２Ｐの他端をプラス側基準電圧線ＶＲＰ、差動アナログ入力信号線ＶＩＮＰ、マイナス側基準電圧線ＶＲＮまたは共通ノードＣＮ２に接続する。
同様に、スイッチＳ００Ｎは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量ＣＸＮの一端を差動アナログ入力信号線ＶＩＮＮまたは共通ノードＣＮ０に接続する。スイッチＳ０Ｎは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量Ｃ０Ｎの一端をマイナス側基準電圧線ＶＲＮ、差動アナログ入力信号線ＶＩＮＮ、プラス側基準電圧線ＶＲＰまたは共通ノードＣＮ０に接続する。スイッチＳ１Ｎは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量Ｃ１Ｎの一端をマイナス側基準電圧線ＶＲＮ、差動アナログ入力信号線ＶＩＮＮ、プラス側基準電圧線ＶＲＰまたは共通ノードＣＮ１に接続する。スイッチＳ２Ｎは、制御回路ＣＯＮＴにより生成される制御信号に応じて、容量Ｃ２Ｎの一端をマイナス側基準電圧線ＶＲＮ、差動アナログ入力信号線ＶＩＮＮ、プラス側基準電圧線ＶＲＰまたは共通ノードＣＮ２に接続する。
スイッチＳＸＰは、制御回路ＣＯＮＴにより生成される制御信号に応じて、プラス側の差動アナログ出力信号線ＶＸＰをコモン電圧ＶＣＭが供給されるコモン電圧線ＶＣＭに接続する。スイッチＳＸＮは、制御回路ＣＯＮＴにより生成される制御信号に応じて、マイナス側の差動アナログ出力信号線ＶＸＮをコモン電圧線ＶＣＭに接続する。スイッチＳ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ、Ｓ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎ、ＳＸＰ、ＳＸＮの回路例および制御回路ＣＯＮＴにより生成される制御信号の例は、図３および図５に示す。
比較器ＣＭＰは、クロックＣＫに応答して動作し、差動アナログ出力信号線ＶＸＰの電圧が差動アナログ出力信号線ＶＸＮの電圧より高いときに、論理１を示すデジタル信号ＣＯＵＴを出力する。比較器ＣＭＰは、差動アナログ出力信号線ＶＸＰの電圧が差動アナログ出力信号線ＶＸＮの電圧以下のときに、論理０を示すデジタル信号ＣＯＵＴを出力する。この実施形態では、比較器ＣＭＰは、４ビットのデジタル出力信号ＤＯＵＴの各ビットの論理を示すデジタル信号ＣＯＵＴを順に出力する。
制御回路ＣＯＮＴは、クロックＣＫに応答して動作し、比較器ＣＭＰからのデジタル信号ＣＯＵＴに基づいてスイッチＳ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ、Ｓ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎ、ＳＸＰ、ＳＸＮの動作を制御する制御信号を生成し、デジタル出力信号ＤＯＵＴを生成する。
図１に示したアナログ・デジタル変換器ＡＤＣは、単位容量の総数が１０Ｃの容量アレイＣＡＰ、ＣＡＮを用いて、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮを４ビットのデジタル出力信号ＤＯＵＴに変換する。一般的には、ｎビットのデジタル出力信号ＤＯＵＴを生成するために必要な容量アレイＣＡＰ、ＣＡＮの単位容量の総数は、２ｎ−１＋２個である。例えば、１０ビットの変換に必要な単位容量の総数は５１４個である。
これに対して、第２補助容量ＣＸＰ、ＣＸＮおよびスイッチＳ００Ｐ、Ｓ００Ｎを持たないアナログ・デジタル変換器ＡＤＣでは、ｎビットのデジタル出力信号ＤＯＵＴを生成するために必要な容量アレイＣＡＰ、ＣＡＮの単位容量の総数は、２ｎ個である。例えば、１０ビットの変換に必要な単位容量の総数は１０２４個である。また、第２補助容量ＣＸＰ、ＣＸＮ、スイッチＳ００Ｐ、Ｓ００Ｎおよび共通ノードＣＮ０、ＣＮ１、ＣＮ２を持たない最も一般的なアナログ・デジタル変換器ＡＤＣでは、ｎビットのデジタル出力信号ＤＯＵＴを生成するために必要な容量アレイＣＡＰ、ＣＡＮの単位容量の総数は、２ｎ＋１個である。例えば、１０ビットの変換に必要な単位容量の総数は２０４８個である。
図２は、図１に示したアナログ・デジタル変換器ＡＤＣに供給される信号の例を示している。差動アナログ入力信号ＶＩＮＰは、マイナス側基準電圧ＶＲＮとプラス側基準電圧ＶＲＰの中間値であるコモン電圧ＶＣＭを中心に、マイナス側基準電圧ＶＲＮおよびプラス側基準電圧ＶＲＰを超えない範囲で変化する。特に限定されないが、マイナス側基準電圧ＶＲＮは０Ｖであり、プラス側基準電圧ＶＲＰは１．２Ｖであり、コモン電圧ＶＣＭは０．６Ｖである。差動アナログ入力信号ＶＩＮＮは、差動アナログ入力信号ＶＩＮＰと位相が逆の信号である。
なお、図１に示したコモン電圧ＶＣＭは、例えば、マイナス側基準電圧ＶＲＮとプラス側基準電圧ＶＲＰとを抵抗分割して生成される。このため、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮの中心電圧とコモン電圧ＶＣＭとは、一致しない場合がある。しかし、以降の説明では、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮの中心電圧と、アナログ・デジタル変換器ＡＤＣ側で生成されるコモン電圧ＶＣＭとが等しいものとして説明する。
図３は、図１に示した電荷再分配型デジタル・アナログ変換器ＣＤＡＣの回路例を示している。各スイッチＳ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ、Ｓ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎ内のトランジスタに示した数字は、図１に示したスイッチの端子番号に対応している。ゲートに丸印を付けたトランジスタはｐＭＯＳトランジスタである。ゲートに丸印のないトランジスタはｎＭＯＳトランジスタである。
スイッチＳ００Ｐは、サンプル信号ＳＭＰ、／ＳＭＰをゲートで受けるＣＭＯＳスイッチ（２）およびＣＭＯＳスイッチ（４）を有している。スイッチＳ００ＰのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＰがサンプルされるときにオンし、容量ＣＸＰの他端を差動アナログ入力信号線ＶＩＮＰに接続する。スイッチＳ００ＰのＣＭＯＳスイッチ（４）は、差動アナログ入力信号ＶＩＮＰがサンプルされるときにオフし、容量ＣＸＰの他端と共通ノードＣＮ０との接続を解除する。
スイッチＳ００Ｎは、サンプル信号ＳＭＰ、／ＳＭＰをゲートで受けるＣＭＯＳスイッチ（２）およびＣＭＯＳスイッチ（４）を有している。スイッチＳ００ＮのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＮがサンプルされるときにオンし、容量ＣＸＮの他端を差動アナログ入力信号線ＶＩＮＮに接続する。スイッチＳ００ＮのＣＭＯＳスイッチ（４）は、差動アナログ入力信号ＶＩＮＮがサンプルされるときにオフし、容量ＣＸＮの他端と共通ノードＣＮ０との接続を解除する。サンプル信号ＳＭＰ、／ＳＭＰは、相補の信号であり、図１に示した制御回路により生成される制御信号の一種である。サンプル信号ＳＭＰは、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされるとき論理１に設定される。サンプル信号／ＳＭＰは、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされるときに論理０に設定される。なお、スイッチＳ００Ｐ、Ｓ００ＮのＣＭＯＳスイッチ（４）は、サンプル信号ＳＭＰ、／ＳＭＰとは別の制御信号で制御されてもよい。
スイッチＳ０Ｐは、ＣＭＯＳスイッチ（２）、ＣＭＯＳスイッチ（４）、ｐＭＯＳトランジスタ（１）およびｎＭＯＳトランジスタ（３）を有している。スイッチＳ０ＰのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＰがサンプルされるときにオンし、容量Ｃ０Ｐの他端を差動アナログ入力信号線ＶＩＮＰに接続する。スイッチＳ０ＰのＣＭＯＳスイッチ（４）は、論理１の制御信号ＳＨ０Ｐおよび論理０の制御信号／ＳＨ０Ｐを受けているときオンし、容量Ｃ０Ｐの他端を共通ノードＣＮ０に接続する。制御信号ＳＨ０Ｐ、／ＳＨ０Ｐは、相補の信号であり、図１に示した制御回路により生成される。
スイッチＳ０ＰのｐＭＯＳトランジスタ（１）は、論理０の制御信号／Ｈ０Ｐを受けているときオンし、容量Ｃ０Ｐの他端をプラス側基準電圧線ＶＲＰに接続する。スイッチＳ０ＰのｎＭＯＳトランジスタ（３）は、論理１の制御信号Ｌ０Ｐを受けているときオンし、容量Ｃ０Ｐの他端をマイナス側基準電圧線ＶＲＮに接続する。制御信号／Ｈ０Ｐ、Ｌ０Ｐは、図１に示した制御回路により生成される。
スイッチＳ０Ｎは、ＣＭＯＳスイッチ（２）、ＣＭＯＳスイッチ（４）、ｐＭＯＳトランジスタ（１）およびｎＭＯＳトランジスタ（３）を有している。スイッチＳ０ＮのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＮがサンプルされるときにオンし、容量Ｃ０Ｎの他端を差動アナログ入力信号線ＶＩＮＮに接続する。スイッチＳ０ＮのＣＭＯＳスイッチ（４）は、論理１の制御信号ＳＨ０Ｎおよび論理０の制御信号／ＳＨ０Ｎを受けているときオンし、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続する。制御信号ＳＨ０Ｎ、／ＳＨ０Ｎは、相補の信号であり、図１に示した制御回路により生成される。
スイッチＳ０ＮのｐＭＯＳトランジスタ（１）は、論理０の制御信号／Ｈ０Ｎを受けているときオンし、容量Ｃ０Ｎの他端をプラス側基準電圧線ＶＲＰに接続する。スイッチＳ０ＮのｎＭＯＳトランジスタ（３）は、論理１の制御信号Ｌ０Ｎを受けているときオンし、容量Ｃ０Ｎの他端をマイナス側基準電圧線ＶＲＮに接続する。制御信号／Ｈ０Ｎ、Ｌ０Ｎは、図１に示した制御回路により生成される。
スイッチＳ１Ｐは、ＣＭＯＳスイッチ（２）、ＣＭＯＳスイッチ（４）、ｐＭＯＳトランジスタ（１）およびｎＭＯＳトランジスタ（３）を有している。スイッチＳ１ＰのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＰがサンプルされるときにオンし、容量Ｃ１Ｐの他端を差動アナログ入力信号線ＶＩＮＰに接続する。スイッチＳ１ＰのＣＭＯＳスイッチ（４）は、論理１の制御信号ＳＨ１および論理０の制御信号／ＳＨ１を受けているときオンし、容量Ｃ１Ｐの他端を共通ノードＣＮ１に接続する。制御信号ＳＨ１、／ＳＨ１は、相補の信号であり、図１に示した制御回路により生成される。
スイッチＳ１ＰのｐＭＯＳトランジスタ（１）は、論理０の制御信号／Ｈ１Ｐを受けているときオンし、容量Ｃ１Ｐの他端をプラス側基準電圧線ＶＲＰに接続する。スイッチＳ１ＰのｎＭＯＳトランジスタ（３）は、論理１の制御信号Ｌ１Ｐを受けているときオンし、容量Ｃ１Ｐの他端をマイナス側基準電圧線ＶＲＮに接続する。制御信号／Ｈ１Ｐ、Ｌ１Ｐは、図１に示した制御回路により生成される。
スイッチＳ１Ｎは、ＣＭＯＳスイッチ（２）、ＣＭＯＳスイッチ（４）、ｐＭＯＳトランジスタ（１）およびｎＭＯＳトランジスタ（３）を有している。スイッチＳ１ＮのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＮがサンプルされるときにオンし、容量Ｃ１Ｎの他端を差動アナログ入力信号線ＶＩＮＮに接続する。スイッチＳ１ＮのＣＭＯＳスイッチ（４）は、論理１の制御信号ＳＨ１および論理０の制御信号／ＳＨ１を受けているときオンし、容量Ｃ１Ｎの他端を共通ノードＣＮ１に接続する。制御信号ＳＨ１、／ＳＨ１は、相補の信号であり、図１に示した制御回路により生成される。
スイッチＳ１ＮのｐＭＯＳトランジスタ（１）は、論理０の制御信号／Ｈ１Ｎを受けているときオンし、容量Ｃ１Ｎの他端をプラス側基準電圧線ＶＲＰに接続する。スイッチＳ１ＮのｎＭＯＳトランジスタ（３）は、論理１の制御信号Ｌ１Ｎを受けているときオンし、容量Ｃ１Ｎの他端をマイナス側基準電圧線ＶＲＮに接続する。制御信号／Ｈ１Ｎ、Ｌ１Ｎは、図１に示した制御回路により生成される。
スイッチＳ２Ｐは、ＣＭＯＳスイッチ（２）、ＣＭＯＳスイッチ（４）、ｐＭＯＳトランジスタ（１）およびｎＭＯＳトランジスタ（３）を有している。スイッチＳ２ＰのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＰがサンプルされるときにオンし、容量Ｃ２Ｐの他端を差動アナログ入力信号線ＶＩＮＰに接続する。スイッチＳ２ＰのＣＭＯＳスイッチ（４）は、論理１の制御信号ＳＨ２および論理０の制御信号／ＳＨ２を受けているときオンし、容量Ｃ２Ｐの他端を共通ノードＣＮ２に接続する。制御信号ＳＨ２、／ＳＨ２は、相補の信号であり、図１に示した制御回路により生成される。
スイッチＳ２ＰのｐＭＯＳトランジスタ（１）は、論理０の制御信号／Ｈ２Ｐを受けているときオンし、容量Ｃ２Ｐの他端をプラス側基準電圧線ＶＲＰに接続する。スイッチＳ２ＰのｎＭＯＳトランジスタ（３）は、論理１の制御信号Ｌ２Ｐを受けているときオンし、容量Ｃ２Ｐの他端をマイナス側基準電圧線ＶＲＮに接続する。制御信号／Ｈ２Ｐ、Ｌ２Ｐは、図１に示した制御回路により生成される。
スイッチＳ２Ｎは、ＣＭＯＳスイッチ（２）、ＣＭＯＳスイッチ（４）、ｐＭＯＳトランジスタ（１）およびｎＭＯＳトランジスタ（３）を有している。スイッチＳ２ＮのＣＭＯＳスイッチ（２）は、差動アナログ入力信号ＶＩＮＮがサンプルされるときにオンし、容量Ｃ２Ｎの他端を差動アナログ入力信号線ＶＩＮＮに接続する。スイッチＳ２ＮのＣＭＯＳスイッチ（４）は、論理１の制御信号ＳＨ２および論理０の制御信号／ＳＨ２を受けているときオンし、容量Ｃ２Ｎの他端を共通ノードＣＮ２に接続する。制御信号ＳＨ２、／ＳＨ２は、相補の信号であり、図１に示した制御回路により生成される。
スイッチＳ２ＮのｐＭＯＳトランジスタ（１）は、論理０の制御信号／Ｈ２Ｎを受けているときオンし、容量Ｃ２Ｎの他端をプラス側基準電圧線ＶＲＰに接続する。スイッチＳ２ＮのｎＭＯＳトランジスタ（３）は、論理１の制御信号Ｌ２Ｎを受けているときオンし、容量Ｃ２Ｎの他端をマイナス側基準電圧線ＶＲＮに接続する。制御信号／Ｈ２Ｎ、Ｌ２Ｎは、図１に示した制御回路により生成される。
スイッチＳＸＰは、ＣＭＯＳスイッチを有している。スイッチＳＸＰのＣＭＯＳスイッチは、差動アナログ入力信号ＶＩＮＰがサンプルされるときにオンし、比較器ＣＭＰの入力端子に接続された差動アナログ出力信号線ＶＸＰをコモン電圧線ＶＣＭに接続する。スイッチＳＸＮは、ＣＭＯＳスイッチを有している。スイッチＳＸＮのＣＭＯＳスイッチは、差動アナログ入力信号ＶＩＮＮがサンプルされるときにオンし、比較器ＣＭＰの入力端子に接続された差動アナログ出力信号線ＶＸＮをコモン電圧線ＶＣＭに接続する。なお、スイッチＳＸＰ、ＳＸＮのＣＭＯＳスイッチは、サンプル信号ＳＭＰ、／ＳＭＰとは別の制御信号で制御されてもよい。
図４は、図１に示したアナログ・デジタル変換器ＡＤＣの動作の例を示している。差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮをデジタル出力信号ＤＯＵＴに変換する変換動作は、クロックＣＫに同期して実施される。例えば、クロックＣＫは、上位のコントローラからの変換開始指示に応答して、アナログ・デジタル変換器ＡＤＣにより生成される。特に限定されないが、４ビットのデジタル出力信号ＤＯＵＴを生成するために、クロックＣＫは４サイクル生成される。
まず、図１に示した制御回路ＣＯＮＴは、上位のコントローラからの変換開始指示に応答して、スイッチＳＸＰ、ＳＸＮおよびスイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ１Ｐ、Ｓ１Ｎ、Ｓ０Ｐ、Ｓ０Ｎ、Ｓ００Ｐ、Ｓ００Ｎを制御するために制御信号を出力する（図４（ａ））。これにより、スイッチＳＸＰがオンし、容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐの一端はコモン電圧線ＶＣＭに接続される。スイッチＳＸＮがオンし、容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎの一端がコモン電圧線ＶＣＭに接続される。また、容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐ、ＣＸＰの他端は、差動アナログ入力信号線ＶＩＮＰに接続される。容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎ、ＣＸＮの他端は、差動アナログ入力信号線ＶＩＮＮに接続される。
これにより、図６（Ａ）に示すように、容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐ、ＣＸＰには、差動アナログ入力信号ＶＩＮＰの電圧とコモン電圧ＶＣＭとの差に対応する電荷が蓄積される。容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎ、ＣＸＮには、差動アナログ入力信号ＶＩＮＮの電圧とコモン電圧ＶＣＭとの差に対応する電荷が蓄積される。
次に、図４の１番目のクロックＣＫの立ち上がりエッジに応答して、制御回路ＣＯＮＴは、スイッチＳＸＰ、ＳＸＮおよびスイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ１Ｐ、Ｓ１Ｎ、Ｓ０Ｐ、Ｓ０Ｎ、Ｓ００Ｐ、Ｓ００Ｎを制御するために制御信号を出力する（図４（ｂ））。これにより、スイッチＳＸＰがオフし、容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐの一端はフローティング状態に設定される。スイッチＳＸＮはオフし、容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎの一端はフローティング状態に設定される。また、容量Ｃ２Ｐ、Ｃ２Ｎの他端は共通ノードＣＮ２に接続され、容量Ｃ１Ｐ、Ｃ１Ｎの他端は共通ノードＣＮ１に接続され、容量Ｃ０Ｐ、Ｃ０Ｎ、ＣＸＰ、ＣＸＮの他端は共通ノードＣＮ０に接続される。
すなわち、図６（Ｂ）に示すように、容量Ｃ２Ｐ、Ｃ２Ｎの他端および容量Ｃ１Ｐ、Ｃ２Ｎの他端はそれぞれ短絡され、容量Ｃ０Ｐ、Ｃ０Ｎ、ＣＸＰ、ＣＸＮの他端は短絡される。容量Ｃ２Ｐ、Ｃ２Ｎ、容量Ｃ１Ｐ、Ｃ１Ｎ、容量Ｃ０Ｐ、ＣＸＰ、Ｃ０Ｎ、ＣＸＮに蓄積されている電荷は、それぞれ再分配される。これにより、比較器ＣＭＰの入力端子に接続された差動アナログ出力信号線ＶＸＰ、ＶＸＮには、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮの電圧に応じた電圧が生成される。なお、図２に示したように、アナログ入力信号ＶＩＮＰ、ＶＩＮＮの値は、コモン電圧ＶＣＭを挟んで対称である。このため、各容量対”Ｃ２Ｐ、Ｃ２Ｎ”、”Ｃ１Ｐ、Ｃ１Ｎ”、”Ｃ０Ｐ、Ｃ０Ｎ”が短絡された状態で、全ての共通ノードＣＮ０、ＣＮ１、ＣＮ２の電圧（中間電圧）は、コモン電圧ＶＣＭと同じ値になる。
電圧ＶＩＮＰ＞電圧ＶＩＮＮのとき、容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐ、ＣＸＰの他端の電圧は短絡により下降し、容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎ、ＣＸＮの他端の電圧は短絡により上昇する。このため、電圧ＶＸＰ＜電圧ＶＸＮになる。一方、電圧ＶＩＮＰ＜電圧ＶＩＮＮのとき、容量Ｃ２Ｐ、Ｃ１Ｐ、Ｃ０Ｐ、ＣＸＰの他端の電圧は短絡により上昇し、容量Ｃ２Ｎ、Ｃ１Ｎ、Ｃ０Ｎ、ＣＸＮの他端の電圧は短絡により下降する。このため、電圧ＶＸＰ＞電圧ＶＸＮになる。
次に、比較器ＣＭＰは、１番目のクロックＣＫの立ち下がりエッジに応答して、電圧ＶＸＰ、ＶＸＮの比較結果を１ビットのデジタル信号ＣＯＵＴとして出力する（図４（ｃ））。例えば、電圧ＶＸＰ＜電圧ＶＸＮのとき（すなわち、電圧ＶＩＮＰ＞電圧ＶＩＮＮ）、デジタル出力信号ＤＯＵＴの最上位ビットＭＳＢは論理１と判定され、論理１のデジタル信号ＣＯＵＴが出力される。電圧ＶＸＰ＞電圧ＶＸＮのとき（すなわち、電圧ＶＩＮＰ＜電圧ＶＩＮＮ）、デジタル出力信号ＤＯＵＴの最上位ビットＭＳＢは論理０と判定され、論理０のデジタル信号ＣＯＵＴが出力される。なお、最上位ビットＭＳＢは、電圧ＶＩＮＰ、ＶＩＮＮのどちらが高いかを示す符号ビットとしても扱われる。
制御回路ＣＯＮＴは、最上位ビットＭＳＢの値であるデジタル信号ＣＯＵＴの論理を蓄積し、デジタル信号ＣＯＵＴに応じて、スイッチＳ２Ｐ、Ｓ２Ｎの動作を制御する制御信号を出力する（図４（ｄ））。特に限定されないが、制御信号は、１番目のクロックＣＫの立ち下がりエッジのタイミングを遅らせた信号に応答して出力される。最上位ビットＭＳＢが論理１のとき、図６（Ｃ）に示すように、容量Ｃ２Ｐの他端はプラス側基準電圧線ＶＲＰに接続され、容量Ｃ２Ｎの他端はマイナス側基準電圧線ＶＲＮに接続される。反対に、最上位ビットＭＳＢが論理０のとき、図６（Ｄ）に示すように、容量Ｃ２Ｐの他端はマイナス側基準電圧線ＶＲＮに接続され、容量Ｃ２Ｎの他端はプラス側基準電圧線ＶＲＰに接続される。
次に、比較器ＣＭＰは、２番目のクロックＣＫの立ち下がりエッジに応答して、電圧ＶＸＰ、ＶＸＮの比較結果を１ビットのデジタル信号ＣＯＵＴとして出力する（図４（ｅ））。デジタル信号ＣＯＵＴの論理は、最上位から２番目のビット２ｎｄＭＳＢとして扱われる。差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の高低とデジタル信号ＣＯＵＴの論理との関係は、最上位ビットＭＳＢの論理を生成するときと同じである。
制御回路ＣＯＮＴは、最上位から２番目のビット２ｎｄＭＳＢの値であるデジタル信号ＣＯＵＴの論理を蓄積し、デジタル信号ＣＯＵＴに応じて、スイッチＳ１Ｐ、Ｓ１Ｎの動作を制御する制御信号を出力する（図４（ｆ））。特に限定されないが、制御信号は、２番目のクロックＣＫの立ち下がりエッジのタイミングを遅らせた信号に応答して出力される。最上位から２番目のビット２ｎｄＭＳＢが論理１のとき、図７（Ａ）に示すように、容量Ｃ１Ｐの他端はプラス側基準電圧線ＶＲＰに接続され、容量Ｃ１Ｎの他端はマイナス側基準電圧線ＶＲＮに接続される。反対に、最上位から２番目のビット２ｎｄＭＳＢが論理０のとき、図７（Ｂ）に示すように、容量Ｃ１Ｐの他端はマイナス側基準電圧線ＶＲＮに接続され、容量Ｃ１Ｎの他端はプラス側基準電圧線ＶＲＰに接続される。
次に、比較器ＣＭＰは、３番目のクロックＣＫの立ち下がりエッジに応答して、電圧ＶＸＰ、ＶＸＮの比較結果を１ビットのデジタル信号ＣＯＵＴとして出力する（図４（ｇ））。デジタル信号ＣＯＵＴの論理は、最下位から２番目のビット２ｎｄＬＳＢとして扱われる。差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の高低とデジタル信号ＣＯＵＴの論理との関係は、最上位ビットＭＳＢを生成するときと同じである。
制御回路ＣＯＮＴは、最下位から２番目のビット２ｎｄＬＳＢの値であるデジタル信号ＣＯＵＴの論理を蓄積し、デジタル信号ＣＯＵＴに応じて、スイッチＳ０Ｐの動作を制御する制御信号を出力する（図４（ｈ））。このとき、スイッチＳ０Ｎは動作せず、容量Ｃ０Ｎの他端と容量ＣＸＰ、ＣＸＮの他端との短絡状態は維持される。すなわち、共通ノードＣＮ０は、コモン電圧ＶＣＭを維持する。特に限定されないが、制御信号は、２番目のクロックＣＫの立ち下がりのエッジタイミングを遅らせた信号に応答して出力される。
最下位から２番目のビット２ｎｄＬＳＢが論理１のとき、図８（Ａ）に示すように、容量Ｃ０Ｐの他端はプラス側基準電圧線ＶＲＰに接続される。これにより、容量Ｃ０Ｐの他端は、コモン電圧ＶＣＭからプラス側基準電圧ＶＲＰに上昇する。容量Ｃ０Ｐの一端に接続された差動アナログ出力信号線ＶＸＰの電圧は、容量Ｃ０Ｐのカップリング作用により上昇する。反対に、最下位から２番目のビット２ｎｄＬＳＢが論理０のとき、図８（Ｂ）に示すように、容量Ｃ０Ｐの他端はマイナス側基準電圧線ＶＲＮに接続される。これにより、容量Ｃ０Ｐの他端は、コモン電圧ＶＣＭからマイナス側基準電圧ＶＲＮに下降する。容量Ｃ０Ｐの他端に接続された差動アナログ出力信号線ＶＸＰの電圧は、容量Ｃ０Ｐのカップリング作用により下降する。ここで、容量Ｃ０Ｐの容量値（Ｃ）は、容量Ｃ１Ｐの容量値（Ｃ）と同じため、差動アナログ出力信号線ＶＸＰの電圧の変化量は、最下位から２番目のビット２ｎｄＬＳＢを判定するときと同じになる。
これに対して、容量Ｃ０Ｎの他端は、コモン電圧ＶＣＭに維持されているため、容量Ｃ０Ｎの一端である差動アナログ出力信号線ＶＸＮの電圧は変化しない。したがって、容量対Ｃ０Ｐ、Ｃ０Ｎの片側のみを比較器ＣＭＰの比較結果に応じてプラス側基準電圧ＶＲＰまたはマイナス側基準電圧線ＶＲＮに接続することで、差動アナログ出力信号線ＶＸＰ、ＶＸＮ間の電圧変化は、最下位から２番目のビット２ｎｄＬＳＢを判定するときの半分になる。この結果、最下位から２番目のビット２ｎｄＬＳＢの半分の重みを有する最下位ビットＬＳＢの論理の判定が可能になる。
そして、比較器ＣＭＰは、４番目のクロックＣＫの立ち下がりエッジに応答して、差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の比較結果を１ビットのデジタル信号ＣＯＵＴとして出力する（図４（ｉ））。デジタル信号ＣＯＵＴの論理は、最下位ビットＬＳＢとして扱われる。差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の高低とデジタル信号ＣＯＵＴの論理との関係は、最上位ビットＭＳＢを生成するときと同じである。
制御回路ＣＯＮＴは、比較器ＣＭＰからの最下位ＬＳＢの値であるデジタル信号ＣＯＵＴの論理と既に蓄積しているデジタル信号ＣＯＵＴの論理とを用いて、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮに対応する４ビットのデジタル値を生成し、デジタル出力信号ＤＯＵＴとして出力する（図４（ｊ））。なお、特に限定されないが、今回のデジタル出力信号ＤＯＵＴが出力される前、前回のデジタル出力信号ＤＯＵＴが生成される。
この後、制御回路ＣＯＮＴは、上位のコントローラからの新たな変換開始指示に応答して、次のサンプリングを開始するために、スイッチＳＸＰ、ＳＸＮおよびスイッチＳ２Ｐ、Ｓ２Ｎ、Ｓ１Ｐ、Ｓ１Ｎ、Ｓ０Ｐ、Ｓ０Ｎ、Ｓ００Ｐ、Ｓ００Ｎを制御するために制御信号を出力する（図４（ｋ））。
図５は、図３に示した電荷再分配型デジタル・アナログ変換器ＣＤＡＣのスイッチＳＸＰ、ＳＸＮ、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ１Ｐ、Ｓ１Ｎ、Ｓ０Ｐ、Ｓ０Ｎ、Ｓ００Ｐ、Ｓ００Ｎの動作の例を示している。相補の制御信号”ＳＭＰ、／ＳＭＰ”、”ＳＨ２、／ＳＨ２”、”ＳＨ１、／ＳＨ１”、”ＳＨ０Ｐ、／ＳＨ０Ｐ”、”ＳＨ０Ｎ、／ＳＨ０Ｎ”については、論理１が有効レベルの制御信号ＳＭＰ、ＳＨ２、ＳＨ１、ＳＨ０Ｐ、ＳＨ０Ｎのみを示している。実線と破線が重複している波形は、比較器ＣＭＰによる比較結果に応じて、論理１または論理０に設定されることを示している。
図５に示す波形により、図４に示した変換動作が実現される。具体的には、４番目のクロックＣＫの立ち上がりエッジに応答して、第１補助容量Ｃ０Ｐに対応する制御信号ＳＨ０Ｐ、／Ｈ０Ｐ、Ｌ０Ｐのみを変化させる。これにより、最下位から２番目のビット２ｎｄＬＳＢの半分の重みを有する最下位ビットＬＳＢの論理の判定が可能になる。
図６は、図４に示した変換動作において、デジタル出力信号ＤＯＵＴの最上位ビットＭＳＢの判定方法を示している。図６（Ａ）は、電荷再分配型デジタル・アナログ変換器ＣＤＡＣにおいて、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされるときの状態を示している。図６（Ｂ）は、電荷再分配型デジタル・アナログ変換器ＣＤＡＣにおいて、最上位ビットＭＳＢの論理を判定するために差動アナログ出力信号ＶＸＰ、ＶＸＮを生成する状態を示している。
図６（Ｂ）の状態で、電圧ＶＸＰが電圧ＶＸＮより低いとき、最上位ビットＭＳＢは論理１と判定される。このとき、図６（Ｃ）に示すように、容量Ｃ２Ｐの他端はプラス側基準電圧ＶＲＰに設定され、容量Ｃ２Ｎの他端はマイナス側基準電圧ＶＲＮに設定される。一方、電圧ＶＸＰが電圧ＶＸＮ以上のとき、最上位ビットＭＳＢは論理０と判定される。このとき、図６（Ｄ）に示すように、容量Ｃ２Ｐの他端はマイナス側基準電圧ＶＲＮに設定され、容量Ｃ２Ｎの他端はプラス側基準電圧ＶＲＰに設定される。
図７は、図４に示した変換動作において、デジタル出力信号ＤＯＵＴの最上位から２番目のビット２ｎｄＭＳＢの判定方法を示している。最上位から２番目のビット２ｎｄＭＳＢの論理は、容量Ｃ２Ｐ、Ｃ２Ｎの他端がプラス側基準電圧ＶＲＰまたはマイナス側基準電圧ＶＲＮに設定された後、電圧ＶＸＰ、ＶＸＮを比較することで判定される。
そして、図６と同様に、電圧ＶＸＰが電圧ＶＸＮより低いとき、ビット２ｎｄＭＳＢは論理１と判定され、容量Ｃ１Ｐの他端はプラス側基準電圧ＶＲＰに設定され、容量Ｃ１Ｎの他端はマイナス側基準電圧ＶＲＮに設定される（図７（Ａ））。電圧ＶＸＰが電圧ＶＸＮ以上のとき、ビット２ｎｄＭＳＢは論理０と判定され、容量Ｃ１Ｐの他端はマイナス側基準電圧ＶＲＮに設定され、容量Ｃ１Ｎの他端はプラス側基準電圧ＶＲＰに設定される（図７（Ｂ））。
図８は、図４に示した変換動作において、デジタル出力信号ＤＯＵＴの最下位から２番目のビット２ｎｄＬＳＢおよび最下位ビットＬＳＢの判定方法を示している。ビット２ｎｄＬＳＢの論理は、容量Ｃ１Ｐ、Ｃ１Ｎの他端がプラス側基準電圧ＶＲＰまたはマイナス側基準電圧ＶＲＮに設定された後、電圧ＶＸＰ、ＶＸＮを比較することで判定される。
そして、図６と同様に、電圧ＶＸＰが電圧ＶＸＮより低いとき、ビット２ｎｄＬＳＢは論理１と判定され、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ１Ｐの他端はプラス側基準電圧ＶＲＰに設定される（図８（Ａ））。電圧ＶＸＰが電圧ＶＸＮ以上のとき、ビット２ｎｄＬＳＢは論理０と判定され、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｐの他端はマイナス側基準電圧ＶＲＮに設定される（図８（Ｂ））。さらに、図８（Ａ）または図８（Ｂ）の状態で、電圧ＶＸＰ、ＶＸＮを比較することで、最下位ビットＬＳＢの論理が判定される。
図９は、図１に示したアナログ・デジタル変換器ＡＤＣの動作の別の例を示している。図９は、最下位ビットＬＳＢの論理を判定するためのスイッチＳ０Ｐ、Ｓ０Ｎの動作が図４と相違している。その他の動作は、図４と同様である。
最下位から２番目のビット２ｎｄＬＳＢが論理１のとき、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｐの他端はプラス側基準電圧ＶＲＰに設定される。一方、最下位から２番目のビット２ｎｄＬＳＢが論理０のとき、容量Ｃ０Ｐの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｎの他端はプラス側基準電圧ＶＲＰに設定される（図９（ａ））。この状態で、比較器ＣＭＰは、４番目のクロックＣＫの立ち下がりエッジに応答して、差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の比較結果を１ビットのデジタル信号ＣＯＵＴとして出力する（図９（ｂ））。デジタル信号ＣＯＵＴの論理は、最下位ビットＬＳＢとして扱われる。差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の高低とデジタル信号ＣＯＵＴの論理との関係は、最上位ビットＭＳＢを生成するときと同じである。
図１０は、図９に示した変換動作において、デジタル出力信号ＤＯＵＴの最下位から２番目のビット２ｎｄＬＳＢおよび最下位ビットＬＳＢの判定方法を示している。ビット２ｎｄＬＳＢが論理１のとき、図１０（Ａ）に示すように、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｐの他端はプラス側基準電圧ＶＲＰに設定される。この動作は、図８（Ａ）と同じである。
一方、ビット２ｎｄＬＳＢが論理０のとき、図１０（Ｂ）に示すように、容量Ｃ０Ｐの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｎの他端はプラス側基準電圧ＶＲＰに設定される。これにより、容量Ｃ０Ｎの他端は、コモン電圧ＶＣＭからプラス側基準電圧ＶＲＰに上昇し、容量Ｃ０Ｎの一端である差動アナログ出力信号線ＶＸＮの電圧もカップリング作用により上昇する。容量Ｃ０Ｐの他端は、コモン電圧ＶＣＭに維持されているため、容量Ｃ０Ｐの一端である差動アナログ出力信号線ＶＸＰの電圧は変化しない。したがって、図８と同様に、差動アナログ出力信号線ＶＸＰ、ＶＸＮ間の電圧変化は、最下位から２番目のビット２ｎｄＬＳＢを判定するときの半分になる。この結果、最下位から２番目のビット２ｎｄＬＳＢの半分の重みを有する最下位ビットＬＳＢの論理の判定が可能になる。すなわち、図１０（Ａ）または図１０（Ｂ）の状態で、差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧を比較することで、図８と同様に、最下位ビットＬＳＢの論理が判定できる。
図１１は、図１に示したアナログ・デジタル変換器ＡＤＣの動作の別の例を示している。図１１は、最下位ビットＬＳＢの論理を判定するためのスイッチＳ０Ｐ、Ｓ０Ｎの動作が図４と相違している。その他の動作は、図４と同様である。
最下位から２番目のビット２ｎｄＬＳＢが論理１のとき、容量Ｃ０Ｐの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｎの他端はマイナス側基準電圧ＶＲＮに設定される。一方、最下位から２番目のビット２ｎｄＬＳＢが論理０のとき、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｐの他端はマイナス側基準電圧ＶＲＮに設定される（図１１（ａ））。この状態で、比較器ＣＭＰは、４番目のクロックＣＫの立ち下がりエッジに応答して、差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の比較結果を１ビットのデジタル信号ＣＯＵＴとして出力する（図１１（ｂ））。デジタル信号ＣＯＵＴの論理は、最下位ビットＬＳＢとして扱われる。差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧の高低とデジタル信号ＣＯＵＴの論理との関係は、最上位ビットＭＳＢを生成するときと同じである。
図１２は、図１１に示した変換動作において、デジタル出力信号ＤＯＵＴの最下位から２番目のビット２ｎｄＬＳＢおよび最下位ビットＬＳＢの判定方法を示している。この例では、図１０と逆の動作が実施される。
まず、最下位から２番目のビット２ｎｄＬＳＢが論理１のとき、図１２（Ａ）に示すように、容量Ｃ０Ｐの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｎの他端はマイナス側基準電圧ＶＲＮに設定される。これにより、容量Ｃ０Ｎの他端は、コモン電圧ＶＣＭからマイナス側基準電圧ＶＲＮに下降し、容量Ｃ０Ｎの一端である差動アナログ出力信号線ＶＸＮの電圧もカップリング作用により下降する。容量Ｃ０Ｐの他端は、コモン電圧ＶＣＭに維持されているため、容量Ｃ０Ｐの一端である差動アナログ出力信号線ＶＸＰの電圧は変化しない。したがって、差動アナログ出力信号線ＶＸＰ、ＶＸＮ間の相対的な電圧変化は、図８および図１０と同様になる。
一方、最下位から２番目のビット２ｎｄＬＳＢが論理０のとき、図１２（Ｂ）に示すように、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続した状態で、容量Ｃ０Ｐの他端はマイナス側基準電圧ＶＲＮに設定される。これにより、容量Ｃ０Ｐの他端は、コモン電圧ＶＣＭからマイナス側基準電圧ＶＲＮに下降し、容量Ｃ０Ｐの一端であるノードＶＸＰの電圧もカップリング作用により下降する。容量Ｃ０Ｎの他端は、コモン電圧ＶＣＭに維持されているため、容量Ｃ０Ｎの一端である差動アナログ出力信号線ＶＸＮの電圧は変化しない。したがって、差動アナログ出力信号線ＶＸＰ、ＶＸＮ間の相対的な電圧変化は、図８および図１０と同様になる。
差動アナログ出力信号線ＶＸＰ、ＶＸＮ間の電圧変化は、最下位から２番目のビット２ｎｄＬＳＢを判定するときの半分になる。この結果、最下位から２番目のビット２ｎｄＬＳＢの半分の重みを有する最下位ビットＬＳＢの論理の判定が可能になる。すなわち、図１２（Ａ）または図１２（Ｂ）の状態で、差動アナログ出力信号線ＶＸＰ、ＶＸＮの電圧を比較することで、図８と同様に、最下位ビットＬＳＢの論理が判定される。
以上、この実施形態では、最下位ビットＬＳＢの論理を判定するときに、第１補助容量Ｃ０Ｐ、Ｃ０Ｎの一方を共通ノードＣＮ０に接続した状態で、第１補助容量Ｃ０Ｐ、Ｃ０Ｎの他方をプラス側基準電圧線ＶＲＰまたはマイナス側基準電圧線ＶＲＮに接続する。これにより、重み付けの大きい容量を追加することなく、デジタル出力信号ＤＯＵＴのビット数を増やすことができ、分解能を向上できる。換言すれば、同じ分解能のアナログ・デジタル変換器ＡＤＣの回路サイズを小さくでき、チップサイズを削減できる。さらに、アナログ・デジタル変換器ＡＤＣの回路サイズが小さくなることで、寄生容量は小さくなるため、低電力のアナログ・デジタル変換器ＡＤＣを実現できる。
図１３は、別の実施形態におけるアナログ・デジタル変換器ＡＤＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、スイッチＳ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ、Ｓ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎの第４端子は、共通ノードＣＮ０に接続されている。その他の構成は、図１と同様である。
図１３では、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされた後、容量Ｃ０Ｐ、Ｃ０Ｎ、ＣＸＰ、ＣＸＮだけでなく、容量Ｃ２Ｐ、Ｃ２Ｎ、Ｃ１Ｐ、Ｃ１Ｎに蓄積された電荷を用いて、共通ノードＣＮ０の電圧が生成される。このため、共通ノードＣＮ０を安定した中間電圧（すなわち、コモン電圧ＶＣＭ）に設定できる。特に、容量値の大きい容量Ｃ２Ｐ、Ｃ２Ｎを利用して中間電圧を生成することで、容量ＣＸＰ、ＣＸＮの容量値の誤差および容量Ｃ０Ｐ、Ｃ０Ｎの容量値の誤差により、中間電圧がコモン電圧ＶＣＭからずれることを防止できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図１４は、別の実施形態におけるアナログ・デジタル変換器ＡＤＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、スイッチＳ００Ｐ、Ｓ００Ｎが図１と相違している。また、容量ＣＸＰ、ＣＸＮの一端は、コモン電圧線ＶＣＭではなく、接地線に接続されている。
図２で説明したように、マイナス側基準電圧ＶＲＮは接地電圧（０Ｖ）と同じであるため、容量ＣＸＰ、ＣＸＮの一端は、マイナス側基準電圧線ＶＲＮに接続されてもよい。その他の構成は、容量ＣＸＰ、ＣＸＮがスイッチＳ００Ｐ、Ｓ００Ｎを介することなく共通ノードＣＮ０に接続されていることを除き、図１と同様である。各スイッチＳ００Ｐ、Ｓ００Ｎは、制御回路ＣＯＮＴにより生成される制御信号に応じて、共通ノードＣＮ０をコモン電圧線ＶＣＭに接続する。なお、スイッチＳ００Ｐ、Ｓ００Ｎのいずれかは、省略されてもよい。また、共通ノードＣＮ１、ＣＮ２を共通ノードＣＮ０に接続することで、図１３と同様のアナログ・デジタル変換器ＡＤＣが形成されてもよい。
図１５は、図１４に示した電荷再分配型デジタル・アナログ変換器ＣＤＡＣの回路例を示している。スイッチＳ００Ｐ、Ｓ００Ｎを除く構成は、図３と同様である。スイッチＳ００Ｐは、サンプル信号ＳＭＰ、／ＳＭＰをゲートで受けるＣＭＯＳスイッチを有している。スイッチＳ００ＰのＣＭＯＳスイッチは、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされるときにオンし、共通ノードＣＮ０をコモン電圧線ＶＣＭに接続する。スイッチＳ００Ｎは、サンプル信号ＳＭＰ、／ＳＭＰをゲートで受けるＣＭＯＳスイッチを有している。スイッチＳ００ＮのＣＭＯＳスイッチは、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされるときにオンし、共通ノードＣＮ０をコモン電圧線ＶＣＭに接続する。
図１６は、図１４に示したアナログ・デジタル変換器ＡＤＣの動作の例を示している。スイッチＳ００Ｐ、Ｓ００Ｎの動作以外は、図４と同様である。
スイッチＳ００Ｐ、Ｓ００Ｎは、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮがサンプルされる期間にオンし、第２補助容量ＣＸＰ、ＣＸＮの他端をコモン電圧線ＶＣＭに接続する（図１６（ａ））。第２補助容量ＣＸＰ、ＣＸＮの一端は接地線に接続されている。このため、第２補助容量ＣＸＰ、ＣＸＮには、コモン電圧ＶＣＭに対応する電荷が蓄積され、第２補助容量ＣＸＰ、ＣＸＮの他端（すなわち、共通ノードＣＮ０）は、コモン電圧ＶＣＭに初期設定される。
スイッチＳ００Ｐ、Ｓ００Ｎは、１番目のクロックＣＫの立ち上がりエッジに応答してオフする（図１６（ｂ））。スイッチＳ０Ｐ、Ｓ０Ｎは、１番目のクロックＣＫの立ち上がりエッジに応答して、容量Ｃ０Ｐ、Ｃ０Ｎの他端を共通ノードＣＮ０に接続する。以降の動作は、図４と同様である。
なお、最下位ビットＬＳＢの論理の判定は、図９または図１１に示したように、最下位から２番目のビット２ｎｄＬＳＢの論理に応じて、容量Ｃ０ＰまたはＣ０Ｎを共通ノードＣＮ０に接続してもよい。以上、共通ノードＣＮ０にコモン電圧ＶＣＭを直接供給するスイッチＳ００Ｐ、Ｓ００Ｎが形成されるときにも、上述した実施形態と同様の効果を得ることができる。
図１７は、別の実施形態におけるアナログ・デジタル変換器ＡＤＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のアナログ・デジタル変換器ＡＤＣは、カップリング容量ＣＳＰ、ＣＳＮ、容量対”Ｃ３Ｐ、Ｃ３Ｎ”、”Ｃ４Ｐ、Ｃ４Ｎ”およびスイッチＳ３Ｐ、Ｓ４Ｐ、Ｓ３Ｎ、Ｓ４Ｎを図１の構成に追加している。すなわち、プラス側の容量アレイＣＡＰは、容量ＣＸＰ、Ｃ０Ｐ、Ｃ１Ｐ、Ｃ２Ｐ、Ｃ３Ｐ、Ｃ４Ｐを含む。マイナス側の容量アレイＣＡＮは、容量ＣＸＮ、Ｃ０Ｎ、Ｃ１Ｎ、Ｃ２Ｎ、Ｃ３Ｎ、Ｃ４Ｎを含む。プラス側のスイッチアレイＳＡＰは、スイッチＳ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ、Ｓ３Ｐ、Ｓ４Ｐを含む。マイナス側のスイッチアレイＳＡＮは、スイッチＳ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎ、Ｓ３Ｎ、Ｓ４Ｎを含む。
容量Ｃ０Ｐ、Ｃ１Ｐ、Ｃ２Ｐの一端は、カップリング容量ＣＳＰを介して比較器ＣＭＰの入力ノードＶＸＰに接続されている。容量Ｃ０Ｎ、Ｃ１Ｎ、Ｃ２Ｎの一端は、カップリング容量ＣＳＮを介して比較器ＣＭＰの入力ノードＶＸＮに接続されている。スイッチＳＸＰは、入力ノードＶＸＰおよび容量Ｃ０Ｐ、Ｃ１Ｐ、Ｃ２Ｐの一端をコモン電圧線ＶＣＭに接続する。スイッチＳＸＮは、入力ノードＶＸＮおよび容量Ｃ０Ｎ、Ｃ１Ｎ、Ｃ２Ｎの一端をコモン電圧線ＶＣＭに接続する。
差動アナログ出力信号線ＶＸＰには、容量Ｃ３Ｐ、Ｃ４Ｐの一端が接続されている。容量Ｃ３Ｐ、Ｃ４Ｐの容量値は、”Ｃ”、”２Ｃ”である。容量Ｃ３Ｐ、Ｃ４Ｐの他端は、スイッチＳ３Ｐ、Ｓ４Ｐにそれぞれ接続されている。差動アナログ出力信号線ＶＸＮには、容量Ｃ３Ｎ、Ｃ４Ｎの一端が接続されている。容量Ｃ３Ｎ、Ｃ４Ｎの容量値は、”Ｃ”、”２Ｃ”である。容量Ｃ３Ｎ、Ｃ４Ｎの他端は、スイッチＳ３Ｎ、Ｓ４Ｎにそれぞれ接続されている。
スイッチＳ３Ｐ、Ｓ４Ｐは、図３に示したスイッチＳ２Ｐと同様である。スイッチＳ３Ｎ、Ｓ４Ｎは、図３に示したスイッチＳ２Ｎと同様である。但し、スイッチＳ３Ｐ、Ｓ３Ｎは、容量対Ｃ３Ｐ、Ｃ３Ｎの他端を共通ノードＣＮ３に接続する機能を有する。スイッチＳ４Ｐ、Ｓ４Ｎは、容量対Ｃ４Ｐ、Ｃ４Ｎの他端を共通ノードＣＮ４に接続する機能を有する。
この実施形態では、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮは、６ビットのデジタル出力信号ＤＯＵＴに変換される。デジタル出力信号ＤＯＵＴへの変換動作は、最上位から３番目のビット３ｒｄＭＳＢと最下位から３番目のビット３ｒｄＬＳＢの判定が加わり、６クロックサイクルで実行されることを除き、図４と同様である。
変換動作では、まず、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮが、プラス側の容量アレイＣＡＰおよびマイナス側の容量アレイＣＡＮにそれぞれサンプリングされる。この後、容量対”Ｃ４Ｐ、Ｃ４Ｎ”、”Ｃ３Ｐ、Ｃ３Ｎ”、”Ｃ２Ｐ、Ｃ２Ｎ”、”Ｃ１Ｐ、Ｃ２Ｎ”、”Ｃ０Ｐ、Ｃ０Ｎ”、”ＣＸＰ、ＣＸＮ”をそれぞれ短絡することで、最上位ビットの論理（符号ビット）が判定される。
次に、容量対Ｃ４Ｐ、Ｃ４Ｎの他端が、判定結果に応じてプラス側基準電圧ＶＲＰまたはマイナス側基準電圧ＶＲＮに順に接続され、ビット２ｎｄＭＳＢの論理が判定される。この後、容量対”Ｃ３Ｐ、Ｃ３Ｎ”、”Ｃ２Ｐ、Ｃ２Ｎ”、”Ｃ１Ｐ、Ｃ１Ｎ”の他端が、判定結果に応じてプラス側基準電圧ＶＲＰまたはマイナス側基準電圧ＶＲＮに順次接続され、ビット３ｒｄＭＳＢ、３ｒｄＬＳＢ、２ｎｄＬＳＢの論理が判定される。次に、容量Ｃ０Ｎの他端を共通ノードＣＮ０に接続したまま、容量Ｃ０Ｐの他端が、判定結果に応じてプラス側基準電圧ＶＲＰまたはマイナス側基準電圧ＶＲＮに接続される。そして、最下位ビットＬＳＢの論理が判定される。
なお、最下位ビットＬＳＢの論理の判定は、図９または図１１に示したように、最下位から２番目のビット２ｎｄＬＳＢの論理に応じて、容量Ｃ０ＰまたはＣ０Ｎを共通ノードＣＮ０に接続してもよい。さらに、図１３または図１４に示したアナログ・デジタル変換器ＡＤＣに、カップリング容量ＣＳＰ、ＣＳＮ、容量対Ｃ３Ｐ、Ｃ３Ｎ、容量対Ｃ４Ｐ、Ｃ４ＮおよびスイッチＳ３Ｐ、Ｓ４Ｐ、Ｓ３Ｎ、Ｓ４Ｎを追加してもよい。以上、スプリット型のアナログ・デジタル変換器ＡＤＣにおいても、上述した実施形態と同様の効果を得ることができる。
図１８は、上述した実施形態のいずれかのアナログ・デジタル変換器ＡＤＣが搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、送信回路から出力される差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮを受ける受信回路ＲＣＶを有している。受信回路ＲＣＶは、アナログ・デジタル変換器ＡＤＣ、クロック生成器ＣＫＧＥＮおよび論理回路ＬＯＧＩＣを有している。
クロック生成器ＣＫＧＥＮは、差動アナログ入力信号ＶＩＮＰ、ＶＩＮＮをデジタル出力信号ＤＯＵＴに変換する変換開始指示に応答して、外部からのクロックに基づいてアナログ・デジタル変換器ＡＤＣに供給するクロックＣＫを生成する。論理回路ＬＯＧＩＣは、アナログ・デジタル変換器ＡＤＣからのデジタル出力信号ＤＯＵＴを受けて動作し、デジタル出力信号ＤＯＵＴの信号処理等を実施する。プラス側基準電圧ＶＲＰ、マイナス側基準電圧ＶＲＮおよびコモン電圧ＶＣＭは、受信回路ＲＣＶ内で生成されてもよく、受信回路ＲＣＶの外部で生成されてもよい。また、送信回路は、システムＳＹＳに含まれてもよい。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
Ｃ０Ｎ、Ｃ０Ｐ‥第１補助容量；Ｃ１Ｐ、Ｃ２Ｐ、Ｃ３Ｐ、Ｃ４Ｐ‥容量；Ｃ１Ｎ、Ｃ２Ｎ、Ｃ３Ｎ、Ｃ４Ｎ‥容量；ＣＡＮ‥容量アレイ；ＣＡＰ‥容量アレイ；ＣＤＡＣ‥電荷再分配型デジタル・アナログ変換器；ＣＫ‥クロック；ＣＫＧＥＮ‥クロック生成器；ＣＭＰ‥比較器；ＣＮ０、ＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４‥共通ノード；ＣＯＮＴ‥制御回路；ＣＯＵＴ‥デジタル信号；ＣＳＰ、ＣＳＮ‥カップリング容量；ＣＸＮ、ＣＸＰ‥第２補助容量；ＤＯＵＴ‥デジタル出力信号；ＬＯＧＩＣ‥論理回路；ＲＣＶ‥受信回路；Ｓ００Ｎ、Ｓ０Ｎ、Ｓ１Ｎ、Ｓ２Ｎ‥スイッチ；Ｓ００Ｐ、Ｓ０Ｐ、Ｓ１Ｐ、Ｓ２Ｐ‥スイッチ；ＳＡＮ‥スイッチアレイ；ＳＡＰ‥スイッチアレイ；ＳＸＮ、ＳＸＰ‥スイッチ；ＳＹＳ‥システム；ＶＣＭ‥コモン電圧線；ＶＩＮＮ、ＶＩＮＰ‥差動アナログ入力信号線；ＶＲＮ‥マイナス側基準電圧線；ＶＲＰ‥プラス側基準電圧線；ＶＸＮ、ＶＸＰ‥差動アナログ出力信号線

Claims (5)

  1. 差動アナログ入力信号をサンプルし、デジタル制御信号に応じて差動アナログ出力信号を順次出力する電荷再分配型デジタル・アナログ変換器と、前記差動アナログ出力信号を比較してデジタル信号を順次生成する比較器と、前記デジタル信号に基づいて前記デジタル制御信号を生成するとともに前記デジタル信号を蓄積してデジタル出力信号を生成する制御回路とを備え、
    前記電荷再分配型デジタル・アナログ変換器は、
    容量値が２のべき乗で重み付けされ、一端が前記比較器の入力にそれぞれ接続された複数の第１容量対と、
    重み付けが最も小さい第１容量対と同じ容量値を有し、一端が前記比較器の入力に接続された第１補助容量対と、
    一端が固定電圧線に接続された第２補助容量対と、
    前記第１容量対、前記第１補助容量対および前記第２補助容量対を、前記デジタル制御信号に応じて所定の電圧線に接続するスイッチ部と
    を備え、
    前記スイッチ部は、
    前記差動アナログ入力信号をサンプルするときに、前記第１容量対の一端および前記第１補助容量対の一端をコモン電圧線に接続し、前記第１容量対の他端、前記第１補助容量対の他端および前記第２補助容量対の他端を前記差動アナログ入力信号が伝達される差動アナログ入力信号線に接続し、
    前記デジタル出力信号の最上位ビットの論理を判定するときに、前記第１容量対の他端、前記第１補助容量対の他端および前記第２補助容量対の他端を共通ノードに接続し、
    前記デジタル出力信号の最下位ビットの論理を判定するときに、一方の前記第１補助容量の他端を前記第２補助容量対の他端に接続し、他方の前記第１補助容量の他端を、最下位から２番目のビットの論理に応じてプラス側基準電圧線またはマイナス側基準電圧線に接続すること
    を特徴とするアナログ・デジタル変換器。
  2. 差動アナログ入力信号をサンプルし、デジタル制御信号に応じて差動アナログ出力信号を順次出力する電荷再分配型デジタル・アナログ変換器と、前記差動アナログ出力信号を比較してデジタル信号を順次生成する比較器と、前記デジタル信号に基づいて前記デジタル制御信号を生成するとともに前記デジタル信号を蓄積してデジタル出力信号を生成する制御回路とを備え、
    前記電荷再分配型デジタル・アナログ変換器は、
    容量値が２のべき乗で重み付けされ、一端が前記比較器の入力にそれぞれ接続された複数の第１容量対と、
    重み付けが最も小さい第１容量対と同じ容量値を有し、一端が前記比較器の入力に接続された第１補助容量対と、
    一端が接地線に接続された第２補助容量対と、
    前記第１容量対、前記第１補助容量対および前記第２補助容量対を、前記デジタル制御信号に応じて所定の電圧線に接続するスイッチ部と
    を備え、
    前記スイッチ部は、
    前記差動アナログ入力信号をサンプルするときに、前記第１容量対の一端および前記第１補助容量対の一端をコモン電圧線に接続し、前記第１容量対の他端および前記第１補助容量対の他端を前記差動アナログ入力信号が伝達される差動アナログ入力信号線に接続し、前記第２補助容量対の他端を前記コモン電圧線に接続し、
    前記デジタル出力信号の最上位ビットの論理を判定するときに、前記第１容量対の他端および前記第１補助容量対の他端を共通ノードに接続し、
    前記デジタル出力信号の最下位ビットの論理を判定するときに、一方の前記第１補助容量の他端を前記第２補助容量対の他端に接続し、他方の前記第１補助容量の他端を、最下位から２番目のビットの論理に応じてプラス側基準電圧線またはマイナス側基準電圧線に接続すること
    を特徴とするアナログ・デジタル変換器。
  3. 前記スイッチ部は、前記デジタル出力信号の最下位ビットの論理を判定するときに、
    前記データ出力信号の最下位から２番目のビットが論理１のとき、マイナス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記第２補助容量対の他端に接続し、プラス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記プラス側基準電圧線に接続し、
    前記データ出力信号の最下位から２番目のビットが論理０のとき、プラス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記第２補助容量対の他端に接続し、マイナス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記プラス側基準電圧線に接続すること
    を特徴とする請求項１または請求項２記載のアナログ・デジタル変換器。
  4. 前記スイッチ部は、前記デジタル出力信号の最下位ビットの論理を判定するときに、
    前記データ出力信号の最下位から２番目のビットが論理１のとき、プラス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記第２補助容量対の他端に接続し、マイナス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記マイナス側基準電圧線に接続し、
    前記データ出力信号の最下位から２番目のビットが論理０のとき、マイナス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記第２補助容量対の他端に接続し、プラス側の前記差動アナログ入力信号をサンプルする前記第１補助容量の他端を前記マイナス側基準電圧線に接続すること
    を特徴とする請求項１または請求項２記載のアナログ・デジタル変換器。
  5. 請求項１ないし請求項４のいずれか１項のアナログ・デジタル変換器と、
    前記アナログ・デジタル変換器により生成される前記デジタル出力信号を受けて動作する論理回路と
    を備えていることを特徴とするシステム。
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