CN112653469B - 一种混合型sar-adc电路及模数转换方法 - Google Patents

一种混合型sar-adc电路及模数转换方法 Download PDF

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Abstract

本发明公开了一种混合型SAR‑ADC电路及模数转换方法，属于逐次逼近型模数转换器电路技术领域，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块。本发明在传统SAR‑ADC的基础上使用时间域插值技术将比较器的数量减小至一半，降低了面积及功耗；使用额外的冗余位电容及数字校正技术使每次转换可以容忍模拟电路所带来的正负0.5LSB的失调；利用电压域插值技术实现每次转换输出4bit，每采样一次进行4次转换，最终输出12bit，极大的提升了SAR‑ADC的速率。

Description

一种混合型SAR-ADC电路及模数转换方法
技术领域
本发明涉及SAR-ADC(逐次逼近型模数转换器)电路技术领域，尤其涉及一种混合型SAR-ADC电路及模数转换方法。
背景技术
随着电子信息技术的发展，数字电路系统广泛地应用在各学科领域及日常生活中。数字电路系统进行处理的信号是数字信号，然而自然界中的湿度、热量、压力、声音、光、磁等这些信号都是模拟信号。所以需要模数转换器(Analog-to-Digital Converter,ADC)将这些模拟信号转换成数字信号，以供数字电路系统进行处理。经过学术界和工业界几十年的研究，ADC的开发取得了长足的进步，速度和精度不断提高，但是随着摩尔定律的放缓，经典结构的ADC指标不断逼近当前的工艺极限。时间交织ADC采用多个单通道并行工作的方式实现系统整体速率的倍增，是突破ADC速度瓶颈的重要方向。
逐次逼近型ADC以其精度、功耗上的优势，使其成为时间交织ADC单通道架构的主流。逐次逼近型ADC以二分法的原理对采样得到的输入电压，进行逐位比较，N位分辨率需要通过N个转换周期来实现，其工作方式严重限制了转换速度。
本发明通过插值技术，一个转换周期可以产生4bit，只需要四个转换周期便可以输出12bit。
发明内容
本发明的目的在于提供一种混合型SAR-ADC电路架构，其中电荷分配型模数转换器模块中的两个CDAC同时对输入信号进行采样，经过电压域插值模块形成插值电压送给时间域插值比较器模块，实现了一次转换输出4bit，仅四个转换周期便可实现12bit的转换精度，大大提升了转换速度，解决了在时间交织ADC中使用传统SAR-ADC所出现的转换速度慢的问题。
为实现上述目的，本发明提供如下技术方案：一种混合型SAR-ADC电路，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块；
整个ADC对输入的模拟信号每采样一次进行四次转换，最终输出12bit二进制数字码；
采样阶段，输入信号分别接入栅压自举开关与电荷分配型模数转换器模块，并且时钟信号S1和使能信号RST为高电平，栅压自举开关将输入信号VINP、VINN进行运算后送入电荷分配型模数转换器模块，逻辑控制电路在使能信号RST的控制下将复位信号送入电荷分配型模数转换器模块，电荷分配型模数转换器模块将输入信号采样并保持；
第一次转换，时钟信号S1和使能信号RST为低电平，逻辑控制电路将初始控制码送入电荷分配型模数转换器模块，使电荷分配型模数转换器模块中两个CDAC分别对输入信号进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的第一次量化；
第二次转换，逻辑控制电路对第一次转换时间域插值比较器模块输出的4bit比较结果进行处理，之后送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的进一步量化；
第三次转换，逻辑控制电路对第二次转换时间域插值比较器模块输出的4bit比较结果进行处理，之后送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的进一步量化；
第四次转换，逻辑控制电路对第三次转换时间域插值比较器模块输出的4bit比较结果进行处理，之后送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的进一步量化；
数字码输出阶段，冗余校正对四次转换的结果进行错位相加，最终输出12bit的二进制数字码。
所述的栅压自举开关，在时钟信号S1为高电平时，其输出电压为输入信号加上一个电源电压；在时钟信号S1为低电平时，输出电压为低电平。
所述的电压域插值模块，包括两个差分放大器与两串分压电阻，两个放大器的输入VOPA、VONA、VOPB、VONB分别接电荷分配型数模转换器模块的输出，经过平移的差分输入信号经放大器放大后在电阻串上形成一系列的插值电压：
所述的时间域插值模块，包括比较器CMP1、CMP2…锁存器SR1、SR2…与插值锁存器INT_SR1、INT_SR2…比较器的输入为电压域插值模块输出的一系列插值电压，两输入电压的交点即为该比较器的比较点，在时钟信号CLK_CMP为低电平时，CMP的输出为低电平，在时钟信号CLK_CMP上升沿时，比较器对输入的电压进行比较并将比较结果所存在SR锁存器中；比较器输入的差分电压差异越大，比较器的跳变速度越快，插值锁存器通过对比较器的跳变速度的比较，可以判断出输入信号更偏向于哪个比较点，进而可以在两比较点中间形成新的比较点。最终通过N个动态锁存器比较器、N个锁存器和N-1个插值锁存器实现2N-1个比较结果。
所述的冗余校正模块，其输入接逻辑控制电路输出Q[0:15]，进行错位相加，最终输出12bit的二进制数字码：
DOUT＝212Q<15>+211Q<14>+210Q<13>+29Q<12>+29Q<11>+28Q<10>+27Q<9>+26Q<8>+26Q<7>+25Q<6>+24Q<5>+23Q<4>+23Q<3>+22Q<2>+21Q<1>+Q<0>
所述的电荷分配型数模转换器模块包含两个差分CDAC，每个CDAC包含每次转换0.5LSB的冗余电容，受逻辑控制电路控制对采样信号进行运算；在逻辑控制电路复位阶段，两个差分CDAC对采样信号分别进行运算，运算后的电压经过电压域插值模块形成一系列的插值电压，再由时间域插值比较器模块对插值电压进行比较，实现对输入信号的粗量化，完成第一次转换；后面三次转换分别根据前几次的转换结果，对输入信号进行运算，使运算后的电压经过电压域插值模块形成的一系列的插值电压的范围有着额外的0.5LSB的冗余；四次转换的结果经过数字冗余校正模块使整个ADC可以容忍模拟电路出现0.5LSB的失调。
有益效果：本发明在传统SAR-ADC的基础上使用时间域插值技术将比较器的数量减小至一半，降低了面积及功耗；使用额外的冗余位电容及数字校正技术使每次转换可以容忍模拟电路所带来的正负0.5LSB的失调；利用电压域插值技术实现每次转换输出4bit，每采样一次进行4次转换，最终输出12bit，极大的提升了SAR-ADC的速率。
附图说明
图1为本发明的混合型SAR-ADC结构图；
图2为电荷分配型数模转换器结构图；
图3为电压域插值模块结构图；
图4为时间域插值比较器结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明公开了一种混合型SAR-ADC电路(结构如图1所示)，属于逐次逼近型模数转换器电路技术领域，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块。
整个ADC对输入的模拟信号每采样一次进行四次转换，每次转换产生4bit数字码，经过冗余数字校正后，可以容忍由非线性及失调带来的误码，最终输出12bit；
采样阶段，时钟信号S1和使能信号RST为高电平，栅压自举开光将输入信号VINP、VINN抬高一个电源电压后送入电荷分配型模数转换器模块，并且逻辑控制电路在使能信号RST的控制下将复位信号送入电荷分配型模数转换器模块，使电荷分配型模数转换器模块对输入的差分信号VINP、VINN进行采样并保持；
第一次转换，时钟信号S1和使能信号RST为低电平，逻辑控制电路将初始控制码Q[15:0]＝[0000100001000001]、QB[15:0]＝[1111011110111110]送入电荷分配型模数转换器模块，其内部结构如图2所示，两个CDAC分别对输入信号进行运算：
经过运算后送入电压域插值模块，如图3所示，形成一系列的插值电压：
时间域插值比较器模块如图4所示，在时钟信号CLK_CMP上升沿时对这一系列的插值电压进行比较。时间域插值锁存器通过对两相邻比较器产生比较结果的速度进行判断，进而产生一个介于两比较器比较点中间的新的比较点。最终时间域插值比较器模块产生15位的温度计码，经过编码后输出4bit的比较结果CMP[0:3]，实现对输入信号的第一次量化；
第二次转换，逻辑控制电路对第一次转换时间域插值比较器模块输出的4bit比较结果进行处理，使Q[15]＝CMP[3]，Q[14]＝CMP[2]，Q[13]＝CMP[1]，Q[12]＝Q[11]＝CMP[0]，其它控制码保持不变，并送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，产生15位的温度计码，经过编码后输出4bit的比较结果，实现对输入信号的进一步量化；
第三次转换，逻辑控制电路对第二次转换时间域插值比较器模块输出的4bit比较结果进行处理，使Q[10]＝CMP[3]，Q[9]＝CMP[2]，Q[8]＝CMP[1]，Q[7]＝Q[6]＝CMP[0]，其它控制码保持不变，并送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，产生15位的温度计码，经过编码后输出4bit的比较结果，实现对输入信号的进一步量化；
第四次转换，逻辑控制电路对第三次转换时间域插值比较器模块输出的4bit比较结果进行处理使Q[5]＝CMP[3]，Q[4]＝CMP[2]，Q[3]＝CMP[1]，Q[1]＝Q[0]＝CMP[0]，其它控制码保持不变，并送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，产生15位的温度计码，经过编码后输出4bit的比较结果，实现对输入信号的进一步量化；
数字码输出阶段，冗余校正对四次转换的结果进行错位相加，最终输出12bit的二进制数字码：
DOUT＝212Q<15>+211Q<14>+210Q<13>+29Q<12>+29Q<11>+28Q<10>+27Q<9>+26Q<8>+26Q<7>+25Q<6>+24Q<5>+23Q<4>+23Q<3>+22Q<2>+21Q<1>+Q<0>
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (3)

1.一种混合型SAR-ADC电路，其特征在于，包括栅压自举开关、电荷分配型数模转换器模块、电压域插值模块、时间域插值比较器模块、逻辑控制电路和冗余校正模块；
所述的栅压自举开关、电荷分配型数模转换器模块的信号输入端接差分输入信号VINP、VINN；所述的电荷分配型数模转换器模块的控制信号输入端分别连接栅压自举开关和逻辑控制电路的控制信号输出端，其输出端连接电压域插值模块的输入端，电压域插值模块的输出端连接时间域插值比较器模块的输入端；所述的时间域插值比较器模块的输出端连接逻辑控制电路的输入端，逻辑控制电路的输出端连接冗余校正模块的输入端，冗余校正模块输出12bit二进制数字码；
所述的电压域插值模块包括两个差分放大器与两串分压电阻，两个放大器的输入VOPA、VONA、VOPB、VONB分别接电荷分配型数模转换器模块的输出，经过平移的差分输入信号经差分放大器放大后在两串分压电阻上形成一系列的插值电压；
所述的电荷分配型数模转换器模块包含两个差分CDAC，每个CDAC包含每次转换0.5LSB的冗余电容，受逻辑控制电路控制对采样信号分别进行运算；
所述的时间域插值比较器模块包括N个动态锁存比较器，N个锁存器，每两个动态锁存比较器之间有时间域插值锁存器，共计N-1个时间域插值锁存器对动态锁存比较器翻转速度进行判断，N个动态锁存比较器与N-1个时间域插值锁存器输出4bit比较结果；
所述的栅压自举开关每工作一次逻辑控制电路工作四次，第一次在栅压自举开关工作时将固定的复位信号输出至电荷分配型数模转换器模块，之后三次根据时间域插值比较器模块的输出结果对电荷分配型数模转换器模块的状态进行调整。
2.基于权利要求1所述电路的模数转换方法，其特征在于，包括如下步骤：
步骤1：采样阶段，输入信号分别接入栅压自举开关与电荷分配型模数转换器模块，并且时钟信号S1和使能信号RST为高电平，栅压自举开关将输入信号VINP、VINN进行运算后送入电荷分配型模数转换器模块，逻辑控制电路在使能信号RST的控制下将复位信号送入电荷分配型模数转换器模块，电荷分配型模数转换器模块将输入信号采样并保持；
步骤2：第一次转换，时钟信号S1和使能信号RST为低电平，逻辑控制电路将初始控制码送入电荷分配型模数转换器模块，使电荷分配型模数转换器模块中两个CDAC分别对输入信号进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的第一次量化；
步骤3：第二次转换，逻辑控制电路对第一次转换时间域插值比较器模块输出的4bit比较结果进行处理，之后送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的进一步量化；
步骤4：第三次转换，逻辑控制电路对第二次转换时间域插值比较器模块输出的4bit比较结果进行处理，之后送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的进一步量化；
步骤5：第四次转换，逻辑控制电路对第三次转换时间域插值比较器模块输出的4bit比较结果进行处理，之后送入电荷分配型模数转换器模块对输出信号再次进行运算，经过运算后的输入信号送入电压域插值模块形成一系列的插值电压，时间域插值比较器模块对这一系列的插值电压进行比较，输出4bit的比较结果，实现对输入信号的进一步量化；
步骤6：数字码输出阶段，冗余校正对四次转换的结果进行错位相加，最终输出12bit的二进制数字码。
3.如权利要求2所述的模数转换方法，其特征在于，步骤6中，所述的冗余校正模块，其输入接逻辑控制电路输出Q[0:15]，进行错位相加，最终输出12bit的二进制数字码：
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