CN215420236U - 一种用于sar adc的量化器电路 - Google Patents

Abstract

本实用新型提供了一种用于SAR ADC的量化器电路，其包括多个逐次逼近数模转换单元，所述逐次逼近数模转换单元包括DAC转换器、比较器及逐次逼近逻辑模块，所述DAC转换器的输入端与所述逐次逼近逻辑模块连接，所述DAC转换器的输出端与所述比较器的一个输入端连接，所述比较器的输出端与所述逐次逼近逻辑模块连接，所述多个逐次逼近数模转换单元中比较器的另一端并联与模拟信号输入端连接，所述逐次逼近逻辑模块用于向所述DAC转换器输出参考电压并将所述比较器比较的结果向外输出。该电路可在一个周期内就可实现多位数据的转化，从而可有效提高SAR ADC电路的转换速度，而且整个电路结构相对来说也更加的简单，不会大幅增加芯片的功耗。

Description

一种用于SAR ADC的量化器电路

技术领域

本实用新型涉及SAR ADC转换器，特别涉及一种用于SAR ADC的量化器电路。

背景技术

逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps(每秒百万次采样) 的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。

尽管实现SAR ADC的方式千差万别，但其基本结构非常简单，SAR ADC实质上是实现一种二进制搜索算法。为实现二进制搜索算法，SAR ADC的N位寄存器首先设置在中间刻度(即：100....00，MSB设置为1)。这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。

现有的SAR ADC电路在模数转换的时候，都是固定时钟采样下，每个周期出固定的1 位数据，因此SAR ADC的采样速率受到限制。为了提高SAR ADC的采样速率，会使用更多级的流水线结构将进一步提高A/D转换器的吞吐速度，但是也将付出更多的芯片面积和功耗开销，或者采用更先进的工艺制程，但是会付出多出1到2倍的生产成本。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种能够实现一个周期多位数据转换的量化器电路。

为实现上述目的及其他相关目的，本实用新型提供一种用于SAR ADC的量化器电路，其包括多个逐次逼近数模转换单元，所述逐次逼近数模转换单元包括DAC转换器、比较器及逐次逼近逻辑模块，所述DAC转换器的输入端与所述逐次逼近逻辑模块连接，所述DAC转换器的输出端与所述比较器的一个输入端连接，所述比较器的输出端与所述逐次逼近逻辑模块连接，所述多个逐次逼近数模转换单元中比较器的另一端并联与模拟信号输入端连接，所述逐次逼近逻辑模块用于向所述DAC转换器输出参考电压并将所述比较器比较的结果向外输出。

优选的，其包括三个逐次逼近数模转换单元。

优选的，所述比较器与比较器失调校准电路连接。

优选的，所述DAC转换器为电容式DAC转换器。

如上所述，本实用新型具有以下有益效果：该用于SAR ADC的量化器电路包括多个并联设置的逐次逼近数模转换单元，在进行数据转换时，每个逐次逼近数模转换单元的逼近逻辑模块通过DAC转换器给相应逐次逼近数模转换单元的比较器设置不同的参考电压，这样输入的模拟电压信号就可在多个电压范围内同时进行比较，从而在一个周期内就可实现多位数据的转化，从而可有效提高SAR ADC电路的转换速度，而且整个电路结构相对来说也更加的简单，不会大幅增加芯片的功耗。

附图说明

图1为本实用新型实施例的电路图。

图2为本实用新型实施例的输入电压转换的波形示意图。

图3为本实用新型实施例比较器失调校准电路图。

元件标号说明：1、DAC转换器；2、比较器；3、逐次逼近逻辑模块。

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图1至图3。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。

如图1所示，本实用新型提供了一种用于SAR ADC的量化器电路，其包括三个逐次逼近数模转换单元，三个逐次逼近数模转换单元完全相同。每个逐次逼近数模转换单元包括 DAC转换器1、比较器2及逐次逼近逻辑模块3。DAC转换器1采用的是电容式DAC转换器，DAC转换器1的输入端与逐次逼近逻辑模块3连接，逐次逼近逻辑模块3用于向DAC 转换器1输入数字信号，使DAC转换器1向外输出参考电压。DAC转换器1的输出端与比较器2的一个输入端连接，比较器2的输出端与逐次逼近逻辑模块3连接，逐次逼近逻辑模块3可将比较器比较的结果向外输出。

如图2所示，假设输入的模拟信号电压Vin为5V，在进行模数转换时，在第1个周期，三个逐次逼近数模转换单元中逐次逼近逻辑模块3向各自对应的DAC转换器1输入数字信号，使三个DAC转换器的输出的参考电压分别为12V、8V及4V，这样通过比较器2比较后，三个逐次逼近数模转换单元输出的数字信号分别为“0”、“0”、“1”，其中最高位作为冗余位，因此在第一周期输出信号为“01”，在第二转换周期，由于输入电压范围在4V-8V之间，因此在这个周期内使三个DAC转换器的输出的参考电压分别为7V、6V及5V，三个逐次逼近数模转换单元输出的数字信号分别为“0”、“0”、“1”，最高位仍作为冗余位，这样第二周期内输出信号为“01”因此两个周期输出的信号就是“0101”，而普通的SAR ADC 的量化器转化4个数字则需要4个周期，因此采用本专利的量化器电路可以提高近100％(实际考虑采样、残差放大等额外开销，速度提升将低于这一理想值)。

这样6位的模数转换比通常1位/周期的转换速度要快一倍。当然，该量化器电路输出需要有三个比较器，而且三个比较器之间的失调会引入转换误差，因此需要校准比较器的失调。对于比较器的失调校准，技术比较成熟。我们可以使用如图3所示的失调校准电路，失调校准电路与三个比较器连接。通过调节失调校准差分对CP、CN的输入电压值，最终消除比较器的失调。

该用于SAR ADC的量化器电路包括多个并联设置的逐次逼近数模转换单元，在进行数据转换时，每个逐次逼近数模转换单元的逼近逻辑模块通过DAC转换器给相应逐次逼近数模转换单元的比较器设置不同的参考电压，这样输入的模拟电压信号就可在多个电压范围内同时进行比较，从而在一个周期内就可实现多位数据的转化，从而可有效提高SARADC电路的转换速度，而且整个电路结构相对来说也更加的简单，不会大幅增加芯片的功耗。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (4)

1.一种用于SAR ADC的量化器电路，其特征在于：其包括多个并联设置的逐次逼近数模转换单元，所述逐次逼近数模转换单元包括DAC转换器、比较器及逐次逼近逻辑模块，所述DAC转换器的输入端与所述逐次逼近逻辑模块连接，所述DAC转换器的输出端与所述比较器的一个输入端连接，所述比较器的输出端与所述逐次逼近逻辑模块连接，所述多个逐次逼近数模转换单元中比较器的另一端并联与模拟信号输入端连接，所述逐次逼近逻辑模块用于向所述DAC转换器输出参考电压并将所述比较器比较的结果向外输出。

2.根据权利要求1所述的用于SAR ADC的量化器电路，其特征在于：其包括三个逐次逼近数模转换单元。

3.根据权利要求1所述的用于SAR ADC的量化器电路，其特征在于：所述比较器与比较器失调校准电路连接。

4.根据权利要求1所述的用于SAR ADC的量化器电路，其特征在于：所述DAC转换器为电容式DAC转换器。

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