CN112039525B - 数据加权平均算法模块和模数转换电路 - Google Patents

Abstract

本发明公开了一种数据加权平均算法模块和模数转换电路，其中数据加权平均算法模块包括不少于三组的并行结构，且并行结构包括连接形成循环体的状态机单元、逻辑比较器、指针产生器和触发器，状态机单元用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息；指针产生器用于根据当前的逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，以使得外部高位电容阵列中的每个电容被选择的几率相同。本发明具有处理数据速度更快、结构简单、功耗低的特点，且使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。

Description

数据加权平均算法模块和模数转换电路

技术领域

本发明涉及数模转换器技术领域，尤其涉及一种数据加权平均算法模块和模数转换电路。

背景技术

模数转换器又称A/D转换器(简称ADC)，主要是通过取样、保持、量化以及编码四个过程，将时间连续且幅值连续的模拟量转换成时间离散且幅值也离散的数字信号。

目前模数转换器种类繁多，其中逐次逼近型模数转换器(SAR ADC)是一种结构简单、功耗低、精度较高且面积较小的模数转换器。逐次逼近型模数转换器(SAR ADC)基于电荷充分配，其转换过程主要分为采样、保持和转换三步骤。其中转换阶段通过电容上电荷的重新分布来实现数字模拟转换的功能，然后再通过比较器的多次循环比较来实现模拟数字转换的功能。

但逐次逼近型模数转换器(SAR ADC)的精度仍然受到很多因素的制约。其中最主要的是数字模拟转换的失配和噪声等非线性因素。而解决DAC失配问题的主要方法有两种一是模拟校准、二是数字补偿，其中现有的数字补偿方法还无法很好的消除电容失配带来的误差，进而影响模数转换器的精度。

发明内容

本发明所要解决的技术问题是在使用数字补偿方式来解决数模转换中失配问题时，该种方法仍然无法很好的消除电容失配带来的误差，进而影响模数转换器的精度。

为了解决上述技术问题，本发明提供了一种数据加权平均算法模块，包括不少于三组的并行结构，所述并行结构之间依次相连，且最后一组并行结构还与第一组并行结构相连；

其中，所述并行结构包括依次尾首相连的状态机单元、逻辑比较器、指针产生器和触发器，且所述触发器还与所述状态机单元连接，形成尾首相连的循环体；

所述状态机单元，用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息，并将当前的状态输出信息传输给所述逻辑比较器和下一组并行结构中的状态机单元；

所述逻辑比较器，用于对当前的状态输出信息和预定信息进行比较得到当前的逻辑比较结果，并将当前的逻辑比较结果发送给所述指针产生器和下一组并行结构中的指针产生器，以对外部高位电容阵列进行控制；

所述指针产生器，用于根据当前的所述逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，并将所述指针输出信息传输给外部高位电容阵列，以使得所述外部高位电容阵列中的每个电容被选择的几率相同，同时还将所述指针输出信息传输给所述触发器；

所述触发器，用于根据所述指针输出信息控制所述状态机单元的初始状态。

优选地，当所述状态机单元接收到所述触发器的反馈信息为“1”时，所述状态机单元重置到初始状态，当所述接收到所述触发器的反馈信息为“0”时，所述状态机单元输出当前的状态输出信息为前一组并行结构中状态机单元输出的状态输出信息的下一码。

优选地，仅当所述指针产生器接收到的当前的所述逻辑比较结果为“0”，前一组并行结构逻辑比较器输出的逻辑比较结果为“1”时，所述指针输出信息为“1”。

优选地，所述指针产生器包括依次连接的第一反相器、第一与非门和第二反向器，其中所述第一反相器的输出端与所述第一与非门的一个输入端连接。

优选地，所述触发器的输出信息和所述指针输出信息相同。

为了解决上述技术问题，本发明还提供了一种模数转换电路，电容阵列模块、比较器模块、逻辑控制模块以及数据加权平均算法模块；

所述数据加权平均算法模块，与所述电容阵列模块中的高位电容阵列相连，用于对所述高位电容阵列中电容的打开与闭合进行控制，且使得所述高位电容阵列中每个电容被选择的概率相同；

所述电容阵列模块，包括高位电容阵列和低位电容阵列，所述低位电容阵列与所述逻辑控制模块连接，用于对外部信号进行采样存得到采样信号；

所述比较器模块，其输入端与所述电容阵列模块连接，输出端与所述逻辑控制模块连接，用于对所述采样信号进行比较，获取输出信号；

所述逻辑控制模块，与所述数据加权平均算法模块连接，用于控制所述数据加权平均算法模块的打开与关闭，并用于对所述低位电容阵列进行控制，还用于对所述输出信号进行保存并输出。

优选地，包括两个数据加权平均算法模块和两个电容阵列模块，两个数据加权平均算法模块分别与两个电容阵列模块连接，所述比较器模块为差分放大器，两个所述电容阵列模块的输出端分别与所述差分放大器的两个输入端连接。

优选地，所述数据加权平均算法模块包括：不少于三组的并行结构，所述并行结构之间依次相连，且最后一组并行结构还与第一组并行结构相连；

其中，所述并行结构包括依次尾首相连的状态机单元、逻辑比较器、指针产生器和触发器，且所述触发器还与所述状态机单元连接，形成尾首相连的循环体；

所述状态机单元，用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息，并将当前的状态输出信息传输给所述逻辑比较器和下一组并行结构中的状态机单元；

所述逻辑比较器，用于对当前的状态输出信息和预定信息进行比较得到当前的逻辑比较结果，并将当前的逻辑比较结果发送给所述指针产生器和下一组并行结构中的指针产生器，以对外部高位电容阵列进行控制；

所述指针产生器，用于根据当前的所述逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，并将所述指针输出信息传输给外部高位电容阵列，以使得所述外部高位电容阵列中的每个电容被选择的几率相同，同时还将所述指针输出信息传输给所述触发器；

所述触发器，用于根据所述指针输出信息控制所述状态机单元的初始状态；

其中，所述预定信息为所述模数转换电路前次转换得到的高位输出数据。

优选地，所述高位电容阵列按照温度计码的方式排列，所述低位电容阵列按照二进制码的方式排列。

优选地，当所述状态机单元接收到所述触发器的反馈信息为“1”时，所述状态机单元重置到初始状态，当所述接收到所述触发器的反馈信息为“0”时，所述状态机单元输出当前的状态输出信息为前一组并行结构中状态机单元输出的状态输出信息的下一码；

且仅当所述指针产生器接收到的当前的所述逻辑比较结果为“0”，前一组并行结构逻辑比较器输出的逻辑比较结果为“1”时，所述指针输出信息为“1”。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

应用本发明实施例提供的数据加权平均算法模块，通过设置多组并列结构以完成对外部多位高位电容阵列的控制，且设置并列结构为由状态机单元、逻辑比较器、指针产生器和触发器构成的循环体，以使得该数据加权平均算法模块在对外部多位高位电容阵列进行控制时，使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。且本发明数据加权平均算法模块还具有处理数据速度更快、结构简单、功耗低的特点。

本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1示出了本发明实施例一中数据加权平均算法模块的结构示意图；

图2示出了本发明实施例一中具有七组并行机构的数据加权平均算法模块的状态机单元的结构示意图；

图3示出了本发明实施例一中具有七组并行机构的数据加权平均算法模块的状态机单元的真值表；

图4示出了本发明实施例一中数据加权平均算法模块的指针产生器的结构示意图；

图5示出了本发明实施例一中数据加权平均算法模块的指针产生器的真值表；

图6示出了本发明实施例二模数转换电路的结构示意图。

图7示出了传统共质心阵列示意图；

图8示出了采用了本发明实施例二模数转换电路的电容阵列示意图；

图9示出了模数转换电路不带数据加权平均算法模块的行为仿真建模结果图；

图10示出了本发明实施例二中模数转换电路的行为仿真建模结果图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

现有逐次逼近型模数转换器(SAR ADC)的精度仍然受到很多因素的制约。其中最主要的是数字模拟转换的失配和噪声等非线性因素。而解决DAC失配问题的主要方法有两种一是模拟校准、二是数字补偿，其中现有的数字补偿方法还无法很好的消除电容失配带来的误差，进而影响模数转换器的精度。

实施例一

为解决现有技术中存在的技术问题，本发明实施例提供了一种数据加权平均算法模块。

图1示出了本发明实施例一中数据加权平均算法模块的结构示意图；参考图1所示，本发明实施例数据加权平均算法模块包括不少于三组的并行结构，并行结构的组数需根据数模转换的位数来设置。例如若要进行3比特位的数模转换，则需设置七组并行结构，若要进行2比特位的数模转换，则设置三组并行结构即可。且设置的并行结构之间依次连接，同时设置于最后一组的并行结构又会与第一组并行结构之间连接，形成循环连接。

需要说明的是，每组并行结构的内在构成均是相同的，以下以一组并行结构的具体构成作为代表来进行说明，内部上下一组并行结构的数据传输即为并行结构之间的连接方式。

具体地，并行结构包括依次尾首相连的状态机单元、逻辑比较器、指针产生器和触发器，最后触发器的输出端还与状态机单元输入端连接，以使得状态机单元、逻辑比较器、指针产生器和触发器之间形成尾首相连的循环体。

其中，状态机单元主要用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息，并将当前的状态输出信息传输给当前组的逻辑比较器和下一组并行结构中的状态机单元。其中，该组状态机单元获取的当前的状态输出信息传输到下一组并行结构中即作为下一组并行结构的状态机单元的一个输入信息。

进一步地，状态机单元可由多个反相器和与非门等元器件构成，且具体在对状态机单元进行设计时，需设置当状态机单元接收到触发器的反馈信息为“1”时，状态机单元重置到初始状态，当接收到触发器的反馈信息为“0”时，状态机单元输出当前的状态输出信息为前一组并行结构中状态机单元输出的状态输出信息的下一码。上述设置即使得触发器对状态机单元的状态具有控制作用。

为了进一步对状态机单元的结构进行说明，以下对需设置七组并行结构时对应设计的状态机单元进行说明。

图2示出了本发明实施例一中具有七组并行机构的数据加权平均算法模块的状态机单元的结构示意图；参考图2所示，状态机单元包括与非门A1-A12和反相器C1-C19。状态机单元具体结构为：与非门A1的输出端与与非门A2的第一个输入引脚连接，反相器的输出端与与非门A2的第二输入引脚连接，与非门A2的输出端通过反相器C2与与非门A3的第二输入引脚连接，反相器C3的输出端与与非门A3的第一输入引脚连接，与非门A3的输出端与反相器C4的输入端连接，在上述结构中，与非门A1的两个输入端和反相器C1的输入端分别为该状态机单元的输入端B0、输入端B1和输入端B2，且反相器C4的输出端作为该状态机单元的第二输出端out2；除上述结构外，状态机单元具体结构还包括：反相器C5与与非门A4的第一输入引脚连接，与非门A4的输出端通过反相器C6与与非门A11的第一引脚连接，与非门A11的输出端通过反相器C10与与非门A6的第二输入引脚连接，反相器C7的输出端与与非门A6的第一输入引脚连接，与非门A6的输出端与反相器C11的输入端连接，反相器C8的输出端与与非门A5的第一输入引脚连接，与非门A5的输出端通过反相器C9与与非门A11的第二输入引脚连接；反相器C12的输出端与与非门A7的第一输入引脚连接，与非门A7的输出端通过反相器C13与与非门A8的第一输入引脚连接，与非门A8的输出端通过反相器C15与与非门A12的第一输入引脚连接，反相器C14的输出端与与非门A9的第一输入引脚连接，与非门A9的输出端通过反相器C16与与非门A12的第二输入引脚连接，与非门A12的输出端通过反相器C17与与非门A10的第二输入端连接，与非门A10的输出端与反相器C18的输入端连接；其中反相器C5的输入端、与非门A7的第二输入引脚以及反相器C14的输入端作为该状态机单元的输入端B1，反相器C8的输入端、与非门A8的第二输入端以及与非门A4的第二输入端均作为该状态机单元的输入端B2，反相器C12的输入端和与非门A9的第二输入端均作为该状态机的输入端B0，同时反相器C11的输出端作为该状态机单元的第零位输出端out0，反相器C18的输出端作为该状态机单元的第一输出端out1；反相器C3的输入端、反相器C7的输入端以及C19的输入端均作为该状态机单元的重置引脚。

图3示出了本发明实施例一中具有七组并行机构的数据加权平均算法模块的状态机单元的真值表；基于状态机单元上述结构及图3可知，当状态机单元接收到的触发器反馈信息为“1”时，改组状态机单元的输出重置为“000”；进一步下一组并行结构的状态机单元触发器的反馈信号为“0”，该组状态机单元的输出由上一状态机的输出即“000”决定，所以当前状态机单元的输出为“001”，依次类推，当反馈信号为“1”时，状态机的输出就被重置为“000”，否则状态机的输出就是上一状态机输出的下一码字。

逻辑比较器主要用于对当前的状态输出信息和预定信息进行比较，以获取当前的逻辑比较结果，并将当前的逻辑比较结果发送给指针产生器和下一组并行结构中的指针产生器，以对外部高位电容阵列的开关进行控制；其中若本发明实施例数据加权平均算法模块应用于模数转换电路中，则预定信息则为模数转换电路前次转换得到的高位输出数据。具体设定仅当预定信息大于当前的状态输出信息时，逻辑比较器输出为“1”，否则输出为“0”。优选地，本发明实施例中的逻辑比较器可选取Texas Instruments公司的CD74HC85MTE4型号逻辑比较器。

指针产生器主要用于根据当前的逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，并将指针输出信息传输给外部高位电容阵列，以使得外部高位电容阵列中的每个电容被选择的几率相同，同时还将指针输出信息传输给触发器。具体设定指针产生器，仅当指针产生器接收到的当前的逻辑比较结果为“0”，前一组并行结构逻辑比较器输出的逻辑比较结果为“1”时，指针产生器输出的指针输出信息为“1”。若将本发明实施例数据加权平均算法模块应用于模数转换电路中，则该指针产生器是为了模数转换电路在后续中使得该模数转换电路中的电容阵列的初始位从上一转换中高位电容阵列使用的电容阵列的最后一位开始，从而有效的实现每次高位电容阵列中每个电容被选择的几率相同。

为了进一步对状态机单元的结构进行说明，以下对需设置七组并行结构时对应设计的指针产生器进行说明。

图4示出了本发明实施例一中数据加权平均算法模块的指针产生器的结构示意图；参考图4，指针产生器的具体结构为：包括依次连接的第一反相器C20、第一与非门A13和第二反向器C21，其中第一反相器C20的输出端与第一与非门A13的第二输入端连接。第一与非门A13的第一输入端作为该指针产生器的第一输入端in1，第一反相器C20的输入端作为该指针产生器的第二输入端in2，第二反相器的输出端作为该指针产生器的输出端out。图5示出了本发明实施例一中数据加权平均算法模块的指针产生器的真值表；参考图5所示可知上述指针产生器的工作方式为：当输入为“00”时，输出为“0”；输入为“01”时，输出为“0”，只有当输入为“10”时，输出为“1”。

触发器主要用于根据指针输出信息控制状态机单元的初始状态。优选地，触发器为D触发器，D触发器的主要作用是确定状态机单元的初始状态，除此情况之外，D触发器的输出与指针产生器的输出相同，即触发器的输出信息和指针输出信息相同。

需要说明的是，上述数据加权平均算法模块还可为将多组并行结构设计于一个电路板上的模块，每组包括用电路设计的状态机单元、逻辑比较器、指针产生器和触发器，连接方式如上。

本发明实施例提供的数据加权平均算法模块，通过设置多组并列结构以完成对外部多位高位电容阵列的控制，且设置并列结构为由状态机单元、逻辑比较器、指针产生器和触发器构成的循环体，以使得该数据加权平均算法模块在对外部多位高位电容阵列进行控制时，使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。且本发明数据加权平均算法模块还具有处理数据速度更快、结构简单、功耗低的特点。

实施例二

为解决现有技术中存在的技术问题，本发明实施例提供了一种模数转换电路。

图6示出了本发明实施例二模数转换电路的结构示意图，参考图6所示，本发明实施例模数转换电路包括电容阵列模块、比较器模块、逻辑控制模块以及数据加权平均算法模块。其中数据加权平均算法模块、电容阵列模块、比较器模块和逻辑控制模块依次连接，且数据加权平均算法模块还与逻辑控制模块连接。

进一步地，数据加权平均算法模块与电容阵列模块中的高位电容阵列相连，主要用于对高位电容阵列中各个电容的打开与闭合进行控制，并控制高位电容阵列中每个电容被选择的概率相同。需要说明的是，本发明实施例模数转换电路中的数据加权平均算法模块即为实施例一公开的数据加权平均算法模块。在此不在对其进行赘述。

电容阵列模块主要用于对外部输入的模电信号进行采集并保存，得到采样信号。进一步地，本发明实施例电容阵列模块包括高位电容阵列和低位电容阵列，其中高位电容阵列与数据加权平均算法模块连接，数据加权平均算法模块对其具有控制作用；低位电容阵列与逻辑控制电路连接，逻辑控制电路对低位电容阵列具有控制作用。其中高位电容阵列按照温度计码的方式排列，低位电容阵列按照二进制码的方式排列。同时需要说明的是，采样信号包括高位电容阵列采样得到的高位采样信号和低位电容阵列采样得到的低位采样信号。

比较器模块输入端与电容阵列模块连接，输出端与逻辑控制模块连接，其主要用于对采样信号进行比较，获取输出信号。其中比较器模块可为一般的放大器，在该种情况下模数转换电路中的数据加权平均算法模块和电容阵列模块均设置为一个且相互连接，此时放大器的一输入端与电容阵列模块输出端连接，放大器的另一输入端连接参考信号。在图6所示的另一种情况下，比较器模块为差分放大器，模数转换电路中的数据加权平均算法模块和电容阵列模块均设置为两个且分别对应连接，此时差分放大器两个输入端分别与两个电容阵列模块的输出端连接。

逻辑控制模块与数据加权平均算法模块连接，用于控制数据加权平均算法模块的打开与关闭，同时还与电容阵列模块中的低位电容阵列连接，用于控制低位电容阵列中各个电容的打开与关闭，同时还与比较器模块的输出端连接，用于对比较器模块输出的输出信号进行保存并输出。需要说明的是，输出信号包括高位输出数据和低位输出数据，逻辑控制模块还将输出信号中的高位输出数据传输给数据加权平均算法模块，以作为数据加权平均算法模块的逻辑比较器中的预定信息。

为了更好地说明本发明实施例模数转换电路具有使得对外部多位高位电容阵列中的每个电容的选择概率均相同，且使得该模块对电容的失配误差最小化，进而提高模数转换器的精度的作用，以下以高三位电容阵列由普通的3个二进制电容换为7个大小相同的电容的逐次逼近型模数转换器为例进行说明。

其中，对于一个N位的逐次逼近型模数转换器，每次循环得到1位数字码，需要N次循环才可以完成一次转换。下面以权重8，4，2，1二进制电容阵列举例说明数据加权平均算法在逐次逼近型模数转换器的工作原理。

图7示出了传统共质心阵列示意图；参考图7所示，其中A代表为权重为8的八个单位电容分布，B代表权重为4的4个电容分布，C代表权重为2的2个的电容分布，D代表权重为1的电容分布，E代表是冗余电容的分布；图8示出了采用了本发明实施例二模数转换电路的电容阵列示意图；参考图8所示，图8是随机分配电容，其中a-p代表单位电容，这些单位电容不属于某个固定的权重，每一位权重由指针分配。

图8中数据加权平均算法模块工作过程如下：采样时，系统产生一个随机指针pin。指针pin所指的电容为冗余电容，pin后面8个电容是权重为8的电容，依次类推，完成电容的分配。假如随机指针指向c，该电容就是冗余电容；d，e，f，g，h，i，j，k就是权重为8的电容；1，m，n，o是权重为4的电容；p，a是权重为2的电容；b是权重为1的电容。

在传统电容阵列中，每一位权重失配是固定的，在多次量化中权重失配仍然是固定。但是，本发明实施例模数转换电路中的数据加权平均算法模块使每一个单位权重的失配平均到每一次量化过程中。

为了更好的对模数转换电路中的数据加权平均算法模块进行说明，我们可以从时域和频域的特性分析数据加权平均算法模块具有整形效果。假设在单位的时间内，ADC的输出失配噪声是s(n)，N个周期以后，总失配噪声为：

在不断随机选择过程中，每个单元被选择的周期是16。所以，对于任意N，S(N)<P/2，P是16个单位电容的失配误差之和，则N个周期以后，失配误差会被均化：

S_average＝S(N)/N≤P/2N (2)

理论上来说，当N趋近无穷大时，那么S_average趋近于0。

假设S(N)傅里叶变换是S(w)，将S(N)看成白噪声处理。而S_average＝S(N)-S(N-1)，则功率谱密度为：

E(w)＝(1-e^-jw)*S(w) (3)

从(3)可以看出来，DWA算法具备有一阶整形效果。

由此可以得出，在逐次逼近型模数转换器中使用数据加权平均算法模块来控制高比特电容阵列可以降低由于电容失配而引起的误差。

进一步地，图9示出了模数转换电路不带数据加权平均算法模块的行为仿真建模结果图；图10示出了本发明实施例二中模数转换电路的行为仿真建模结果图；对比可得不带数据加权平均算法模块时仿真结果中的无杂散动态范围(SFDR)是100.4dB,带数据加权平均算法模块时仿真结果中的SFDR是121.2dB。由此也可以看出数据加权平均算法模块能够有效的提高SFDR，从而减小由电容失配带来的误差。

本发明实施例提供的模数转换电路，通过设置多组并列结构以完成对外部多位高位电容阵列的控制，且设置并列结构为由状态机单元、逻辑比较器、指针产生器和触发器构成的循环体，以使得该数据加权平均算法模块在对外部多位高位电容阵列进行控制时，使得对外部多位高位电容阵列中的每个电容的选择概率均相同，使得该模块对电容的失配误差最小化，进而提高模数转换器的精度。且本发明数据加权平均算法模块还具有处理数据速度更快、结构简单、功耗低的特点。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (8)

1.一种数据加权平均算法模块，其特征在于，包括不少于三组的并行结构，所述并行结构之间依次相连，且最后一组并行结构还与第一组并行结构相连；

其中，所述并行结构包括依次尾首相连的状态机单元、逻辑比较器、指针产生器和触发器，且所述触发器还与所述状态机单元连接，形成尾首相连的循环体；

所述状态机单元，用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息，并将当前的状态输出信息传输给所述逻辑比较器和下一组并行结构中的状态机单元；

所述逻辑比较器，用于对当前的状态输出信息和预定信息进行比较得到当前的逻辑比较结果，并将当前的逻辑比较结果发送给所述指针产生器和下一组并行结构中的指针产生器，以对外部高位电容阵列进行控制；

所述指针产生器，用于根据当前的所述逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，并将所述指针输出信息传输给外部高位电容阵列，以使得所述外部高位电容阵列中的每个电容被选择的几率相同，同时还将所述指针输出信息传输给所述触发器；

所述触发器，用于根据所述指针输出信息控制所述状态机单元的初始状态；

当所述状态机单元接收到所述触发器的反馈信息为“1”时，所述状态机单元重置到初始状态，当所述接收到所述触发器的反馈信息为“0”时，所述状态机单元输出当前的状态输出信息为前一组并行结构中状态机单元输出的状态输出信息的下一码；

仅当所述指针产生器接收到的当前的所述逻辑比较结果为“0”，前一组并行结构逻辑比较器输出的逻辑比较结果为“1”时，所述指针输出信息为“1”。

2.根据权利要求1所述的算法模块，其特征在于，所述指针产生器包括依次连接的第一反相器、第一与非门和第二反向器，其中所述第一反相器的输出端与所述第一与非门的一个输入端连接。

3.根据权利要求1所述的算法模块，其特征在于，所述触发器的输出信息和所述指针输出信息相同。

4.一种模数转换电路，其特征在于，包括电容阵列模块、比较器模块、逻辑控制模块以及权利要求1所述的数据加权平均算法模块；

所述数据加权平均算法模块，与所述电容阵列模块中的高位电容阵列相连，用于对所述高位电容阵列中电容的打开与闭合进行控制，且使得所述高位电容阵列中每个电容被选择的概率相同；

所述电容阵列模块，包括高位电容阵列和低位电容阵列，所述低位电容阵列与所述逻辑控制模块连接，用于对外部信号进行采样存得到采样信号；

所述比较器模块，其输入端与所述电容阵列模块连接，输出端与所述逻辑控制模块连接，用于对所述采样信号进行比较，获取输出信号；

所述逻辑控制模块，与所述数据加权平均算法模块连接，用于控制所述数据加权平均算法模块的打开与关闭，并用于对所述低位电容阵列进行控制，还用于对所述输出信号进行保存并输出。

5.根据权利要求4所述的电路，其特征在于，包括两个数据加权平均算法模块和两个电容阵列模块，两个数据加权平均算法模块分别与两个电容阵列模块连接，所述比较器模块为差分放大器，两个所述电容阵列模块的输出端分别与所述差分放大器的两个输入端连接。

6.根据权利要求4所述的电路，其特征在于，所述数据加权平均算法模块包括：不少于三组的并行结构，所述并行结构之间依次相连，且最后一组并行结构还与第一组并行结构相连；

其中，所述并行结构包括依次尾首相连的状态机单元、逻辑比较器、指针产生器和触发器，且所述触发器还与所述状态机单元连接，形成尾首相连的循环体；

所述状态机单元，用于根据触发器的反馈信息和前一组并行结构中状态机单元的状态输出信息获取当前的状态输出信息，并将当前的状态输出信息传输给所述逻辑比较器和下一组并行结构中的状态机单元；

所述逻辑比较器，用于对当前的状态输出信息和预定信息进行比较得到当前的逻辑比较结果，并将当前的逻辑比较结果发送给所述指针产生器和下一组并行结构中的指针产生器，以对外部高位电容阵列进行控制；

所述指针产生器，用于根据当前的所述逻辑比较结果和前一组并行结构逻辑比较器输出的逻辑比较结果确定指针输出信息，并将所述指针输出信息传输给外部高位电容阵列，以使得所述外部高位电容阵列中的每个电容被选择的几率相同，同时还将所述指针输出信息传输给所述触发器；

所述触发器，用于根据所述指针输出信息控制所述状态机单元的初始状态；

其中，所述预定信息为所述模数转换电路前次转换得到的高位输出数据。

7.根据权利要求4所述的电路，其特征在于，所述高位电容阵列按照温度计码的方式排列，所述低位电容阵列按照二进制码的方式排列。

8.根据权利要求4所述的电路，其特征在于，当所述状态机单元接收到所述触发器的反馈信息为“1”时，所述状态机单元重置到初始状态，当所述接收到所述触发器的反馈信息为“0”时，所述状态机单元输出当前的状态输出信息为前一组并行结构中状态机单元输出的状态输出信息的下一码；

且仅当所述指针产生器接收到的当前的所述逻辑比较结果为“0”，前一组并行结构逻辑比较器输出的逻辑比较结果为“1”时，所述指针输出信息为“1”。