CN110768671A - 一种用于逐次逼近型模数转换器的片外校准方法及系统 - Google Patents

Abstract

本发明公开了一种用于逐次逼近型模数转换器的片外校准方法及系统，包括：包括以下步骤：向待校准ADC输入一正弦波；所述正弦波的频率与待校准ADC的采样频率满足相干采样的关系；采集待校准ADC的比较器的输出码值，根据比较器的输出码值计算获得所述正弦波数字码值；通过校准算法校准获得的所述正弦波数字码值，得到待校准ADC的电容阵列实际权重，将所述电容阵列实际权重写入待校准ADC的权重寄存器，完成校准；所述校准算法中，通过待校准ADC的信噪失真比的大小来衡量电容权重的失配程度。本发明能够在不影响ADC的正常工作模式下且无需要进行额外功能配置下，通过计算调节电容权重的方式，达到高精度的模数转换。

Description

一种用于逐次逼近型模数转换器的片外校准方法及系统

技术领域

本发明属于模数转换技术领域，特别涉及一种用于逐次逼近型模数转换器的片外校准方法及系统。

背景技术

如今半导体工艺的急速发展让数字芯片的运算能力、功耗、速度取得了突飞猛进的进步，但是整个系统的进步离不开高速高精度数模转换器(ADC)的支持。ADC的研究近年来也在飞速发展，涌现出各种架构的ADC，在精度、功耗、速度上各有所长，而其中较为均衡且功耗较小的逐次逼近型模数转换器(SAR ADC)成为了包括工业控制、医疗器件等很多领域的首选。但在高精度发展的方向，由于制造工艺的偏差，电容通常会出现随机失配，受电容失配影响，要达到12bit以上的精度，单位电容的匹配要求失配率要求非常苛刻。这一要求单纯通过工艺和电路制造技术很难实现，所以在高精度SAR ADC中，必须采用校准技术。

对于校准算法，最早提出的是模拟校准算法，模拟校准技术通常是设计额外的模拟电路来辅助校准，其中设计额外的校准阵列最为常见。1984年，Lee H S提出一种模拟校准技术就是通过设计额外的校准用的子数模转换器(DAC)来对电容值进行测量并补偿，从而解决电容失配的非线性问题。在每次ADC上电之后先执行校准操作，等到校准结束ADC开始正常量化，前台校准在正常工作时不再进行校准。这种方式引入了额外的专用于校准的电容阵列，存储单元及对于校准数据的计算单元，因此模拟校准技术会大幅度增加ADC的整体功耗。

一般的ADC数字校准技术可以分为前台校准技术与后台校准技术。前台校准算法指ADC会有一个单独的校准模式，电容阵列切换的方式和之后的工作模式会有所不同，校准过程会中断ADC的正常操作，虽然有校准速度快的优点，但校准时序较为复杂且不能跟踪ADC随环境变化和器件老化带来的误差并进行连续校准。后台校准算法指在ADC正常工作的同时，校准模块会同时开始运行，并不会有独立的校准模式，这样可以让整个模数转换器的时序更加简单统一，但算法往往较为复杂，综合生成的校准电路会占用较大的晶元面积。无论何种校准方法，实际是通过一定方式得到ADC内部实际的电容权重，使得ADC的性能达到最优。

综上，亟需一种新的用于逐次逼近型模数转换器的片外校准方法及系统。

发明内容

本发明的目的在于提供一种用于逐次逼近型模数转换器的片外校准方法及系统，以解决上述存在的一个或多个技术问题。本发明针对逐次逼近式模数转换器的电容阵列失配问题进行研究，提出了一种片外校准方法，能够在不影响ADC的正常工作模式下且无需要进行额外功能配置下，通过计算调节电容权重的方式，达到高精度的模数转换。

为达到上述目的，本发明采用以下技术方案：

本发明的一种用于逐次逼近型模数转换器的片外校准方法，包括以下步骤：

向待校准ADC输入一正弦波；所述正弦波的频率与待校准ADC的采样频率满足相干采样的关系；

采集待校准ADC的比较器的输出码值，根据比较器的输出码值计算获得所述正弦波数字码值；

通过校准算法校准获得的所述正弦波数字码值，得到待校准ADC的电容阵列实际权重，将所述电容阵列实际权重写入待校准ADC的权重寄存器，完成校准；

所述校准算法中，通过待校准ADC的信噪失真比的大小来衡量电容权重的失配程度。

本发明的进一步改进在于，所述待校准的ADC设有冗余位的电容阵列，所述冗余位的电容阵列有N个电容；其中，N≥12。

本发明的进一步改进在于，所述待校准的ADC的电容阵列权重寄存器复位为二进制权重。

本发明的进一步改进在于，所述校准算法具体包括：

待校准ADC的第k位电容所对应权重为W_k；共有N位电容，1≤k≤N，N≥12；

W_k与待校准ADC的信噪失真比呈函数关系，表达式为SNDR＝f(W_k)；

将W_k加上δ，其他位电容权重保持不变，根据采集到的比较器的输出值计算校准后的输出码值，计算ADC的信噪失真比；将W_k减去δ，其他位电容权重保持不变，根据采集到的比较器的输出值计算校准后的输出码值，计算ADC的信噪失真比；

根据两次计算的ADC的信噪失真比确定W_k的调节方向；

根据确定的W_k的调节方向，以δ为步长调节W_k，使待校准ADC的信噪失真比达到最大，完成W_k的校准。

本发明的进一步改进在于，根据比较器的输出码值计算获得所述正弦波数字码值的具体步骤包括：

对于一个N-bit精度的ADC，一次转换周期需要N个时钟周期，产生出N bit的比较器结果；将所述比较器结果按

进行数字码值计算，还原经ADC转换后的正弦波数字码值；对还原获得的正弦波数字码值进行快速傅里叶变换，计算ADC的信噪失真比。

本发明的进一步改进在于，所述校准算法具体包括：

待校准ADC的第k位电容所对应权重为W_k；共有N位电容，1≤k≤N，N≥12；

W_k与待校准ADC的信噪失真比呈函数关系，表达式为SNDR＝f(W_k)；所述函数与信噪失真比的关系为凸函数，对W_k调节的分辨率为δ；

校正W₁，W₁分别加上与减去δ，其他位电容权重保持不变，根据采集到的比较器的输出值计算校准后的输出码值，分别计算两种情况下ADC的信噪失真比；根据两种情况下ADC的信噪失真比确定W₁的调节方向；根据确定的W₁的调节方向，以δ为步长调节W₁，使待校准ADC的信噪失真比达到最大，完成W₁的校准；

按照校正W₁的方法，校正W₂、W₃直至W_N；

重复校准W₁至W_N若干次，直至信噪失真比达到预设阈值；

将校准后的各位电容权重值写入ADC的权重寄存器内，完成ADC校准。

本发明的进一步改进在于，校准后的ADC的有效位数能够达到13.3294bit。

本发明的进一步改进在于，所述校准算法通过可编程逻辑阵列实现。

本发明的一种用于逐次逼近型模数转换器的片外校准系统，基于本发明上述的片外校准方法，包括：

信号源，用于向待校准ADC输入一正弦波；所述正弦波的频率与待校准ADC的采样频率满足相干采样的关系；

采集模块，所述采集模块基于可编程逻辑阵列；所述采集模块，用于采集待校准ADC的比较器的输出码值；

校准算法模块，所述校准算法模块基于可编程逻辑阵列；所述校准算法模块，用于根据比较器的输出码值计算获得所述正弦波数字码值；用于通过校准算法校准获得的所述正弦波数字码值，得到待校准ADC的电容阵列实际权重；

控制模块，所述控制模块基于可编程逻辑阵列；所述控制模块，用于将所述电容阵列实际权重写入待校准ADC的权重寄存器，完成校准。

与现有技术相比，本发明具有以下有益效果：

本发明的方法是一种数字校准方法，相对于模拟校准，不会大幅度增加ADC的整体功耗。本发明的方法是一种数字片外校准方法，通过向ADC输入一已知的正弦波，经过采集和计算后，得到ADC内部实际的电容权重，再将此值写入ADC内部，完成校准。相较现有的校准方法，由于本发明不需要进行额外的片上校准单元以及片上的校准时序控制电路的设计，可节省晶元面积，降低制造成本。同时，因为本发明不需要引入额外的校准单元与校准工作模式，所以兼具数字后台校准的优点，即模数转换器的时序更加简单统一，在校准过程中，不会打断ADC的正常工作，可进行连续校准。

本发明中的方法可以在可编程逻辑阵列(FPGA)上实现，也可将得到的比较器输出传输到电脑上，在电脑端完成操作，具有一定的灵活性。

本发明的方法校准后的模数转换器的有效位数可达13.3294bit。

本发明的系统，用于实现本发明的方法，能够在不影响ADC的正常工作模式下且无需要进行额外功能配置下，通过计算调节电容权重的方式，达到高精度的模数转换。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面对实施例或现有技术描述中所需要使用的附图做简单的介绍；显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是逐次逼近式ADC的原理示意图；

图2是本发明实施例中，校准系统的原理示意图；

图3是本发明实施例的一种用于逐次逼近型模数转换器的片外校准方法的流程示意框图；

图4是本发明实施例中，校准前后正弦波频谱对比示意图；其中，图4的(a)为校准前示意图，图4的(b)为校准后示意图。

具体实施方式

为使本发明实施例的目的、技术效果及技术方案更加清楚，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例是本发明一部分实施例。基于本发明公开的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的其它实施例，都应属于本发明保护的范围。

请参阅图1，逐次逼近型模数转换器结构主要包括四部分：采样保持电路、N-bit数模转换器(DAC)电容阵列、一个比较器和数字逻辑模块。输入信号通过采样保持电路的电容进行采样和保持；输入信号和参考电压通过比较器进行比较，比较的结果通过控制逻辑调整DAC输出的参考电压。数字逻辑模块负责对DAC电容阵列极板进行开关控制，以及根据比较器比较结果和电容权重寄存器进行输出码值的计算。通过修调数字逻辑模块中的电容权重寄存器完成校准。

本发明实施例中，所应用的逐次逼近型模数转换器需要带冗余位的电容阵列，其电容阵列应有N个电容的电容阵列，其中N应该大于12，对于一个N-bit精度的逐次逼近式ADC，一次转换周期需要N个时钟周期。校准前电容阵列权重寄存器复位为二进制权重，此逐次逼近型模数转换器每此转换比较器输出比较结果为bn-1，bn-2，…，b0，其对应量化结果为Dout，其计算方法为：

W_i表示待校准非冗余位电容C_i权重，W_j表示待校准冗余位电容C_j权重，b_i为非冗余位数字码，b_j为冗余位数字码。

目前，由于制造工艺的偏差，电容通常会出现随机失配，导致ADC存在一定的非线性。该非线性在实际测试中主要体现在：当向ADC输入一正弦波后，经过ADC转换出的正弦波数字码会存在一定程度的谐波，本发明所提出的后台数字校准方法旨在降低这部分的谐波分量。该谐波分量由信噪失真比(SNDR)比来衡量。

其中，P_sig表示输入信号的功率，P_noise表示噪声的功率，P_{HD_k}为k次谐波的功率。

请参阅图2，所述的校准系统主要包括两个部分：待校准ADC以及片外可编程逻辑阵列(FPGA)。其中FPGA内部设计包括：采集模块、控制模块以及校准算法模块。当向ADC输入一正弦波后，采集模块主要负责在ADC转换期间，采集ADC内部比较器的输出码值，并将该码值传递至校准算法模块。校准算法模块通过比较器的输出码值，计算得到实际的电容权重，再将该值传输给控制模块。控制模块一方面负责对ADC内部寄存器的配置，配置其工作模式，另一方面负责将计算得到的实际电容写入到ADC内部权重寄存器中，完成校准过程。

参照图3，模数转换器数字片外校准的方法，具体步骤为包括：

步骤1，比较器输出结果采集阶段：

此步骤为图2中FPGA内部采集模块工作内容，具体包括：向ADC输入一已知的正弦波，该正弦波的信噪失真比应大于ADC的指标要求的信噪失真比。采集若干周期的正弦波的比较器输出值b_i和b_j。

步骤2，计算初始信噪失真比阶段：

此步骤为图2中FPGA内部校准算法模块工作内容：对于一个N-bit精度的SAR ADC，一次转换周期需要N个时钟周期，会产生出N bit的比较器数据，将这些数据按

进行数字码值的计算，还原经ADC转换后的正弦波数字码值，对该数字码值进行快速傅里叶变换，进而计算ADC的信噪失真比。

步骤3，校准电容权重阶段：

此步骤为图2中FPGA内部校准算法模块工作内容：第k位电容所对应权重W_k，该值与ADC的信噪失真比呈一定的函数关系，即SNDR＝f(W_k)。该函数与信噪失真比的关系应为凸函数。对W_k调节的分辨率为δ。

a.校正W₁：W₁分别加上与减去δ，其他电容权重保持不变，根据采集到的比较器的输出值计算实际输出码值，分别计算ADC的信噪失真比，以此确定W₁的调节方向。此后以δ为步长调节W₁，使ADC的信纳比达到最大。此时W₁为校正完的权重值。

b.按照校正W₁的方法，校正W₂、W₃直至W_N。

c.接下来，在a、b步骤校准的基础上，重复步骤a到b对该电容阵列进行若干次校准。

步骤4，写入权重值阶段：

此步骤为图2中FPGA内部控制模块工作内容：将校准完成后的权重值写入ADC的权重寄存器内，并在接下来的量化阶段以此权重值作为W_k参与计算，确定码值的输出。

请参阅图4，图4为本发明实施例校准前后正弦波频谱图。图4中的(a)中，校准前ADC的有效位数(ENOB)为9.7848；图4中的(b)中在经过校准后，谐波分量明显降低，有效位数提升至13.3294；可以看出校准后信号谐波分量得到了明显的抑制。

本发明实施例的方法利用信噪失真比来评估ADC由于电容失配所造成非线性恶化，采用修调电容权重的方式，来提高ADC的性能。算法简单、易于实施。由于不需要进行额外的片上校准单元已经片上的校准时序控制电路的设计，节省了面积、降低了成本；因为没有设计额外的校准模式与校准单元，所以本方法也兼具数字后台校准的优点，即模数转换器的时序更加简单统一，在校准过程中，不会打断ADC的正常工作。实施例中所述步骤2和步骤3既可以在可编程逻辑阵列(FPGA)上实现，也将步骤1得到的比较器输出传输到电脑上，在电脑端完成步骤2与步骤3的操作，具有一定的灵活性。本发明的方法主要用于高精度逐次逼近型模数转换器，尤其是用于12位以上的逐次逼近型模数转换器。

综上所述，本发明就逐次逼近式模数转换器的电容阵列失配问题进行了研究，公开了一种片外校准方法。校准期间，向模数转换器输入一正弦波，采集其比较器的输出结果，通过调节电容权重的方式，使达到高精度的模数转换的目的。本发明的有益效果为：算法简单，可实施性高；校准过程在片外进行，由于不需要额外的片上电路的设计与实现，节省了晶元面积、降低了制造成本；兼具后台校准的优点，即不会中断ADC的正常工作，使得模数转换器的时序更加简单统一。

以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员依然可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的权利要求保护范围之内。

Claims (9)

1.一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，包括以下步骤：

向待校准ADC输入一正弦波；所述正弦波的频率与待校准ADC的采样频率满足相干采样的关系；

采集待校准ADC的比较器的输出码值，根据比较器的输出码值计算获得所述正弦波数字码值；

通过校准算法校准获得的所述正弦波数字码值，得到待校准ADC的电容阵列实际权重，将所述电容阵列实际权重写入待校准ADC的权重寄存器，完成校准；

所述校准算法中，通过待校准ADC的信噪失真比的大小来衡量电容权重的失配程度。

2.根据权利要求1所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，所述待校准的ADC设有冗余位的电容阵列，所述冗余位的电容阵列有N个电容；其中，N≥12。

3.根据权利要求2所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，所述待校准的ADC的电容阵列权重寄存器复位为二进制权重。

4.根据权利要求1所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，所述校准算法具体包括：

待校准ADC的第k位电容所对应权重为W_k；共有N位电容，1≤k≤N，N≥12；

W_k与待校准ADC的信噪失真比呈函数关系，表达式为SNDR＝f(W_k)；

将W_k加上δ，其他位电容权重保持不变，根据采集到的比较器的输出值计算校准后的输出码值，计算ADC的信噪失真比；将W_k减去δ，其他位电容权重保持不变，根据采集到的比较器的输出值计算校准后的输出码值，计算ADC的信噪失真比；

根据两次计算的ADC的信噪失真比确定W_k的调节方向；

根据确定的W_k的调节方向，以δ为步长调节W_k，使待校准ADC的信噪失真比达到最大，完成W_k的校准。

5.根据权利要求1所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，根据比较器的输出码值计算获得所述正弦波数字码值的具体步骤包括：

对于一个N-bit精度的ADC，一次转换周期需要N个时钟周期，产生出N bit的比较器结果；将所述比较器结果按

进行数字码值计算，还原经ADC转换后的正弦波数字码值；对还原获得的正弦波数字码值进行快速傅里叶变换，计算ADC的信噪失真比。

6.根据权利要求1所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，所述校准算法具体包括：

待校准ADC的第k位电容所对应权重为W_k；共有N位电容，1≤k≤N，N≥12；

W_k与待校准ADC的信噪失真比呈函数关系，表达式为SNDR＝f(W_k)；所述函数与信噪失真比的关系为凸函数，对W_k调节的分辨率为δ；

校正W₁，W₁分别加上与减去δ，其他位电容权重保持不变，根据采集到的比较器的输出值计算校准后的输出码值，分别计算两种情况下ADC的信噪失真比；根据两种情况下ADC的信噪失真比确定W₁的调节方向；根据确定的W₁的调节方向，以δ为步长调节W₁，使待校准ADC的信噪失真比达到最大，完成W₁的校准；

按照校正W₁的方法，校正W₂、W₃直至W_N；

重复校准W₁至W_N若干次，直至信噪失真比达到预设阈值；

将校准后的各位电容权重值写入ADC的权重寄存器内，完成ADC校准。

7.根据权利要求6所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，校准后的ADC的有效位数能够达到13.3294bit。

8.根据权利要求1所述的一种用于逐次逼近型模数转换器的片外校准方法，其特征在于，所述校准算法通过可编程逻辑阵列实现。

9.一种用于逐次逼近型模数转换器的片外校准系统，其特征在于，基于权利要求1所述的片外校准方法，包括：

信号源，用于向待校准ADC输入一正弦波；所述正弦波的频率与待校准ADC的采样频率满足相干采样的关系；

采集模块，所述采集模块基于可编程逻辑阵列；所述采集模块，用于采集待校准ADC的比较器的输出码值；

校准算法模块，所述校准算法模块基于可编程逻辑阵列；所述校准算法模块，用于根据比较器的输出码值计算获得所述正弦波数字码值；用于通过校准算法校准获得的所述正弦波数字码值，得到待校准ADC的电容阵列实际权重；

控制模块，所述控制模块基于可编程逻辑阵列；所述控制模块，用于将所述电容阵列实际权重写入待校准ADC的权重寄存器，完成校准。

Images