CN111327324A - 一种适用于逐次逼近型模数转换器的电容阵列结构 - Google Patents

Abstract

本发明涉及一种适用于逐次逼近型模数转换器的电容阵列结构，每周期转换N.5比特，结构包括2×(N‑0.5)对差分电容阵列和2×(N‑0.5)对开关阵列，4×(N‑0.5)个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述2×(N‑0.5)对差分电容阵列用来采样输入信号；上述2×(N‑0.5)对差分电容阵列根据接入的参考电压产生2×(N‑0.5)个参考电压；上述4×(N‑0.5)个自带故意输入偏差的比较器用来将上述2×(N‑0.5)个参考电压扩展成4×(N‑0.5)个参考电压，上述数字控制逻辑根据上述4×(N‑0.5)个自带故意输入偏差的比较器的比较结果，通过上述2×(N‑0.5)对开关阵列控制上述2×(N‑0.5)对差分电容阵列切换，对上述输入信号进行采样和比较，在一个转换周期内得到N.5比特数字信号。有益效果是提高逐次逼近型模数转换器转换速率。

Description

一种适用于逐次逼近型模数转换器的电容阵列结构

【技术领域】

本发明涉及电子电路技术领域，具体涉及一种适用于逐次逼近型模数转换器的电容阵列结构。

【背景技术】

逐次逼近式模拟数字转换器，SAR为英文successive approximation register的缩写，在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。SAR-ADC转换器由：采样保持电路、DAC、比较器、逐次逼近寄存器、时序及其他控制电路组成，核心是DAC和比较器。

自举电路也叫升压电路，是利用自举升压晶体管，自举升压电容等电子元件，使电容放电电压和电源电压叠加，从而使电压升高，有的电路升高的电压能达到数倍电源电压。场效应管的工作方式有两种：当栅压为零时有较大漏极电流的称为耗尽型；当栅压为零，漏极电流也为零，必须再加一定的栅压之后才有漏极电流的称为增强型。可以利用场效应管上述特性，制作栅压自举开关。

随着CMOS工艺技术的不断发展，逐次逼近型模数转换器(SAR ADC)在无线传感器和生物医疗电子等领域得到了广泛的应用。传统逐次逼近型模数转换器因为其串行转换的特点，所以存在转换速率较慢的缺点。为了从结构上提高逐次逼近型模数转换器的转换速率，一些每周期转换多比特(multi-bit/cycle)的电容阵列结构正在被采用。文献[1]公开了一种每周期转换二点五比特(2.5-bit/cycle)电容阵列结构，除了主电容阵列之外，还使用了三个专门的电容阵列和六个比较器来产生六个参考电压，从而得到每周期转换二点五比特(2.5-bit)的转换结果；但本方案需要用到额外的电容阵列，从而产生额外的面积和功耗。文献[2]公开了一种每周期转换一点五比特(1.5-bit/cycle)电容阵列结构，使用了两个专门的电平移位器(Level Shifter)来将参考电平上下移动，从而得到每周期一点五比特(1.5-bit)的转换结果；但本方案需要设计两个电平移位器，这也消耗了额外的面积和功耗。

[1]C.H.Lee，C.H.Hou，and Y.Z.Juang，″A 2.5-bit/cycle 10-bit 160-MS/s SARADC in 90-nm CMOS Process，″International Symposium on VLSI Design，Automationand Test(VLSI-DAT).2016。

[2]M.Furuta，M.Nozawa，and T.Itakura，″A 10-bit，40-MS/s，1.21mW PipelinedSAR ADC Using Single-Ended 1.5-bit/cycle Conversion Technique，″IEEE J.Solid-State Circuits，vol.46，no.4，pp.1360-1370，Jun.2011。

【发明内容】

本发明的目的是，提出一种提高逐次逼近型模数转换器(SAR ADC)转换速率的电容阵列结构。

为实现上述目的，本发明采取的技术方案是一种适用于逐次逼近型模数转换器的电容阵列结构，上述电容阵列结构用于将上述逐次逼近型模数转换器的输入信号转换成数字信号，每周期转换N.5比特，其中N是正整数；上述电容阵列结构包括2×(N-0.5)对差分电容阵列和2×(N-0.5)对开关阵列，4×(N-0.5)个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述2×(N-0.5)对差分电容阵列用来采样输入信号；上述2×(N-0.5)对差分电容阵列根据接入的参考电压产生2×(N-0.5)个参考电压；上述4×(N-0.5)个自带故意输入偏差的比较器用来将上述2×(N-0.5)个参考电压扩展成4×(N-0.5)个参考电压，同时将上述输入信号与上述4×(N-0.5)个参考电压进行比较；上述数字控制逻辑根据上述4×(N-0.5)个自带故意输入偏差的比较器的比较结果，根据上述逐次逼近型模数转换器设计精度通过上述2×(N-0.5)开关阵列控制上述2×(N-0.5)对差分电容阵列切换，对上述输入信号进行采样得到N.5比特数字信号。

优选地，上述自带故意输入偏差的比较器的主体结构是动态锁存结构，通过将上述输入信号的正端输入和负端输入晶体管的尺寸故意地不匹配来得到所需的偏差电压Vos，上述偏差电压Vos满足如下的关系式

其中n代表上述逐次逼近型模数转换器的分辨率要求，1LSB是上述逐次逼近型模数转换器的最低有效位，VR表示参考电压。

优选地，上述开关阵列是栅压自举开关阵列。

优选地，上述电容阵列结构还包括一个精确的无输入偏差的比较器和一个数字误差校正逻辑，用于消除上述电容阵列结构每周期存在的冗余位得到最终的数字码。

进一步的优选技术方案，上述电容阵列结构每周期转换2.5比特；上述电容阵列结构包括3对差分电容阵列和3对开关阵列，6个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述3对差分电容阵列用来采样输入信号；上述3对差分电容阵列根据接入的参考电压产生3个参考电压；上述6个自带故意输入偏差的比较器用来将上述3个参考电压扩展成6个参考电压，同时将上述输入信号与上述6个参考电压进行比较；上述数字控制逻辑根据上述6个自带故意输入偏差的比较器的比较结果，根据上述逐次逼近型模数转换器设计精度通过上述3对开关阵列控制上述3对差分电容阵列切换，对上述输入信号进行采样得到2.5比特数字信号。

优选地，每一对差分电容阵列包括一个正极电容阵列和一个负极电容阵列，上述正极电容阵列和负极电容阵列由若干单位电容并联而成；在上述逐次逼近型模数转换器采样阶段，通过上述开关阵列将输入信号采样到上述正极电容阵列和负极电容阵列单位电容的下级板，同时上述正极电容阵列和负极电容阵列单位电容的上极板连接到共模电平VCM；上述输入信号采样完成之后，开始第一次电容切换，上述正极电容阵列和负极电容阵列单位电容的上极板从共模电平VCM断开；第一对差分电容阵列的正极电容阵列其中两个单位电容的下极板连接到VR，第一对差分电容阵列的正极电容阵列另外六个单位电容的下级板连接到GND；第一对差分电容阵列的负极电容阵列其中六个单位电容的下极板连接到VR，第一对差分电容阵列的负极电容阵列另外两个单位电容的下级板连接到GND；第二对差分电容阵列的正极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的正极电容阵列另外四个单位电容的下级板连接到GND；第二对差分电容阵列的负极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的负极电容阵列另外四个单位电容的下级板连接到GND；第三对差分电容阵列的正极电容阵列其中六个单位电容的下极板连接到VR，第三对差分电容阵列的正极电容阵列另外两个单位电容的下级板连接到GND；第三对差分电容阵列的负极电容阵列其中两个单位电容的下极板连接到VR，第三对差分电容阵列的负极电容阵列另外六个单位电容的下级板连接到GND；经过第一次电容切换上述3对差分电容阵列得到+VR/2，0，-VR/2这三个参考电压；通过上述6个自带故意输入偏差的比较器得到+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压，上述输入信号与上述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压进行比较得到2.5比特数字信号。

优选地，上述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压将满量程分为7个量化区间；所述7个量化区间包括+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间和其他四个量化区间；如果输入信号处于上述+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间，上述差分电容阵列无需再进行第二次电容切换；如果输入信号处于上述其他四个量化区间，上述差分电容阵列需要进行第二次电容切换。

优选地，根据上述逐次逼近型模数转换器设计精度需求，决定上述差分电容阵列是否需进行再一次电容切换。

进一步的优选技术方案，上述电容阵列结构每周期转换1.5比特；上述电容阵列结构包括1对差分电容阵列和1对开关阵列，2个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述1对差分电容阵列用来采样输入信号；上述1对差分电容阵列根据接入的参考电压产生1个参考电压；上述2个自带故意输入偏差的比较器用来将上述1个参考电压扩展成2个参考电压，同时将上述输入信号与上述2个参考电压进行比较；上述数字控制逻辑根据上述2个自带故意输入偏差的比较器的比较结果，根据上述逐次逼近型模数转换器设计精度通过上述1对开关阵列控制上述1对差分电容阵列切换，对上述输入信号进行采样和比较得到1.5比特数字信号。

进一步的优选技术方案，上述电容阵列结构每周期转换3.5比特；上述电容阵列结构包括5对差分电容阵列和5对开关阵列，10个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述5对差分电容阵列用来采样输入信号；上述5对差分电容阵列根据接入的参考电压产生5个参考电压；上述10个自带故意输入偏差的比较器用来将上述5个参考电压扩展成10个参考电压，同时将上述输入信号与上述10个参考电压进行比较；上述数字控制逻辑根据上述10个自带故意输入偏差的比较器的比较结果，根据上述逐次逼近型模数转换器设计精度通过上述5对开关阵列控制上述5对差分电容阵列切换，对上述输入信号进行采样和比较得到3.5比特数字信号。

本发明提出的每周期转换N点五比特(N.5-bit/cycle)电容阵列架构可适用于中高速逐次逼近型模数转换器(SAR ADC)或者中高速流水线-逐次逼近型模数转换器(Pipeline-SAR ADC)等电路结构，能够有效地提高逐次逼近型模数转换器的转换速率。本发明与现有技术相比有以下有益效果：

1)本发明只需使用三个电容阵列和六个比较器就能得到每转换周期二点五比特(2.5-bit/cycle)的结果，不需要增加额外的电容阵列或电路模块。

2)本发明使用的比较器设计非常简单，其故意输入偏差(deliberate inputoffset)只需满足一定的范围即可。

【附图说明】

图1是一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列结构示意图。

图2是一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列第一次和第二次电容切换原理示意图。

图3是一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列自带故意输入偏差比较器电路图；

图4是一种适用于逐次逼近型模数转换器每周期一点五比特电容阵列结构示意图；

图5是一种适用于逐次逼近型模数转换器每周期三点五比特电容阵列结构示意图。

【具体实施方式】

下面结合实施例并参照附图对本发明作进一步描述。

实施例1

本实施例实现一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列结构。本实施例以新型每周期转换二点五比特(2.5-bit/cycle)的电容阵列结构为例，详细描绘其结构和工作原理。

图1是一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列结构示意图。如附图1所示，展示了新型每周期二点五比特(2.5-bit/cycle)电容阵列总体结构。其中VIP和VIN分别代表正端和负端输入，VCM代表共模电平，VR表示参考电压，GND表示接地，VR/2表示参考电压的二分之一，VP1和VN1分别代表第一对差分电容阵列的正级电容阵列(P阵列)和负级电容(N阵列)上极板的电平，VP2和VN2分别代表第二对差分电容阵列P阵列和N阵列上极板的电平，VP3和VN3分别代表第三对差分电容阵列P阵列和N阵列上极板的电平，①、②和③代表着差分电容阵列的序号。本实施例一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列结构主要包括：三对差分电容阵列和三对开关阵列，六个自带故意输入偏差的比较器和数字控制逻辑。三个差分电容阵列可以用来采样输入信号，还可以产生所需的三个参考电压。六个自带故意输入偏差的比较器可以用来将三个参考电压扩展成六个参考电压，并同时将输入信号与这六个参考电压进行比较。数字控制逻辑可以根据比较器的比较结果来控制开关阵列进行电容切换。

图2是一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列第一次和第二次电容切换原理示意图。如附图2所示，电容阵列第一次和第二次的切换原理，其中示意图左边部分代表第一次电容切换，示意图右边部分代表第二次电容切换。左边的数字1-7代表第一次电容切换和比较得到的量化区间序号，±VR分别表示正负参考电压。±VR/2、3VR/8、2VR/8、VR/8分别表示电容阵列切换得到的不同参考电压。结合图1和图2，在采样阶段，通过栅压自举开关将输入信号采样到电容阵列的下级板，同时电容阵列的上极板连接到共模电平VCM。采样完成之后，开始第一次电容切换，电容阵列的上极板从VCM断开。对于第一对差分电容阵列的P阵列来说，其中两个单位电容的下极板连接到VR，另外六个单位电容的下级板连接到GND。N阵列的切换与其相反，其中六个单位电容的下极板连接到VR，另外两个单位电容的下级板连接到GND。对于第二对差分电容阵列的P阵列来说，其中四个单位电容的下极板连接到VR，另外四个单位电容的下级板连接到GND。对N阵列来说，其中四个单位电容的下极板连接到VR，另外四个单位电容的下级板连接到GND。对于第三对差分电容阵列的P阵列来说，其中六个单位电容的下极板连接到VR，另外两个单位电容的下级板连接到GND。对N阵列来说，其中两个单位电容的下极板连接到VR，另外六个单位电容的下级板连接到GND。因此，这三个差分电容阵列就分别得到+VR/2，0，-VR/2这三个参考电压。因为比较器故意设计具有一定的输入偏差Vos(后续会介绍如何设计合适的偏差值)，所以实际上输入信号Vin是与+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压(图2左边部分虚线段所示)相比较。如图2所示，这六个参考电压将满量程分为7个量化区间，从而实现一次比较就能得到二点五比特(2.5-bit)的结果。

数字控制逻辑通过对比较器输出结果的处理就能够判断输入信号处于哪个量化区间，进而判断是否需要进行第二次电容切换和比较。具体来说，如果输入信号处于量化区间2、4或6，则表明对输入信号的量化已经达到了目标精度要求，所以无需再进行第二次电容切换和比较。如果输入信号处于区间1、3、5或7，则需要进行第二次电容切换和比较。例如，当输入信号处于区间3时，第二次电容切换和比较的目标就是将输入信号与+3VR/8±Vos，+2VR/8±Vos，+VR/8±Vos这六个参考电压(图2右边部分)相比较。具体需要实现的电容切换模式是，对于第一个差分电容阵列的P阵列来说，其中两个单位电容的下极板连接到VR/4，另外两个单位电容的下级板连接到VR，其余四个单位电容的下级板连接到GND。对于N阵列来说，其中两个单位电容的下极板连接到3VR/4，另外两个单位电容的下级板连接到GND，其余四个单位电容的下级板连接到VR。对于第二个差分电容阵列的P阵列来说，其中两个单位电容的下极板连接到VR/2，另外两个单位电容的下级板连接到VR，其余四个单位电容的下级板连接到GND。对于N阵列来说，其中两个单位电容的下极板连接到VR/2，另外两个单位电容的下级板连接到GND，其余四个单位电容的下级板连接到VR。对于第三个差分电容阵列的P阵列来说，其中两个单位电容的下极板连接到3VR/4，另外两个单位电容的下级板连接到VR，其余四个单位电容的下级板连接到GND。对于N阵列来说，其中两个单位电容的下极板连接到VR/4，另外两个单位电容的下级板连接到GND，其余四个单位电容的下级板连接到VR。因此，这三个差分电容阵列就分别得到+3VR/8，+2VR/8，+VR/8这三个参考电压。从而通过第二次比较就能将输入信号量化到更小的区间。根据设计的精度需求，可以决定是否还需进行下一次电容切换和判断。

图3是一种适用于逐次逼近型模数转换器每周期二点五比特电容阵列自带故意输入偏差比较器电路图。如附图3所示，图中clk表示时钟控制信号，Vip和Vin分别表示正端和负端输入，图中还显示了输入对的故意不匹配尺寸。该比较器的主体结构是传统的动态锁存结构，通过将输入对的尺寸故意地不匹配来得到所需的偏差电压(Vos)。根据设计的精度需求，该比较器的偏差电压(Vos)需要满足如下的关系式，

其中n代表模数转换器的分辨率要求。只要设计的偏差电压在设计要求的一个最低有效位(1LSB)之内，就可以保证该电容阵列结构正常工作。在实际应用中，一般会选择从0到一个最低有效位(1LSB)的中间值作为偏差电压的值，这样能够最大可能地确保在不同工艺角下偏差电压值都在要求范围之内。

实施例2

本实施例实现一种适用于逐次逼近型模数转换器每周期一点五比特电容阵列结构。本实施例每周期一点五比特(1.5-bit/cycle)电容阵列结构可以适用于对转换速率要求不高但对功耗和面积要求较高的逐次逼近型模数转换器设计。

图4是一种适用于逐次逼近型模数转换器每周期一点五比特电容阵列结构示意图。如附图4所示，该电容阵列结构只需一个差分电容阵列和两个自带输入偏压的比较器，即可实现每周期一点五比特(1.5-bit)的结果。本实施例其他结构和工作原理和实施例1相同。

实施例3

本实施例实现一种适用于逐次逼近型模数转换器每周期三点五比特电容阵列结构。本实施例每周期三点五比特(3.5-bit/cycle)电容阵列结构可以适用于对转换速率要求较高但对功耗和面积要求不高的逐次逼近型模数转换器设计。

图5是一种适用于逐次逼近型模数转换器每周期三点五比特电容阵列结构示意图。如附图4所示，该电容阵列结构需五个差分电容阵列和十个自带输入偏压的比较器(图中只画出了其中的两个差分电容阵列，因为电容阵列结构相同，其余三个在图中省略)，即可实现每周期三点五比特(3.5-bit)的结果。本实施例其他结构和工作原理和实施例1相同。

实施例4

本实施例实现一种适用于逐次逼近型模数转换器每周期N.5比特电容阵列结构。上述实施例1、2、3根据设计的目标和要求，可以扩展到其他的每周期N点五比特(N.5-bit/cycle)电容阵列结构。

本实施例提出的每周期转换N点五比特(N.5-bit/cycle)电容阵列结构可适用于中高速逐次逼近型模数转换器(SAR ADC)或者中高速流水线-逐次逼近型模数转换器(Pipeline-SAR ADC)等电路结构，能够有效地提高逐次逼近型模数转换器的转换速率。因为每周期N点五比特(N.5-bit/cycle)电容阵列结构存在冗余位，所以后续还需要一个精确的无输入偏差的比较器(Fine comparator)和一个数字误差校正逻辑(Digital ErrorCorrection)来得到最终的数字码。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和补充，这些改进和补充也应视为本发明的保护范围。

Claims (10)

1.一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：所述电容阵列结构用于将所述逐次逼近型模数转换器的输入信号转换成数字信号，每周期转换N.5比特，其中N是正整数；所述电容阵列结构包括2×(N-0.5)对差分电容阵列和2×(N-0.5)对开关阵列，4×(N-0.5)个自带故意输入偏差的比较器，以及数字控制逻辑；所述输入信号的正端输入和负端输入接入所述2×(N-0.5)对差分电容阵列用来采样输入信号；所述2×(N-0.5)对差分电容阵列根据接入的参考电压产生2×(N-0.5)个参考电压；所述4×(N-0.5)个自带故意输入偏差的比较器用来将所述2×(N-0.5)个参考电压扩展成4×(N-0.5)个参考电压，同时将所述输入信号与所述4×(N-0.5)个参考电压进行比较；所述数字控制逻辑根据所述4×(N-0.5)个自带故意输入偏差的比较器的比较结果，根据所述逐次逼近型模数转换器设计精度通过所述2×(N-0.5)开关阵列控制所述2×(N-0.5)对差分电容阵列切换，对所述输入信号进行采样和比较之后，在一个转换周期内得到N.5比特数字信号。

2.根据权利要求1所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：所述自带故意输入偏差的比较器的主体结构是动态锁存结构，通过将所述输入信号的正端输入和负端输入的晶体管尺寸故意地不匹配来得到所需的偏差电压Vos，所述偏差电压Vos满足如下的关系式

其中n代表所述逐次逼近型模数转换器的分辨率要求，1LSB是所述逐次逼近型模数转换器的最低有效位，VR表示参考电压。

3.根据权利要求1所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：所述开关阵列中使用的采样开关是栅压自举开关。

4.根据权利要求1所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：所述电容阵列结构还包括一个精确的无输入偏差的比较器和一个数字误差校正逻辑，用于消除所述电容阵列结构每周期存在的冗余位得到最终的数字码。

5.根据权利要求2所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：所述电容阵列结构每周期转换2.5比特；所述电容阵列结构包括3对差分电容阵列和3对开关阵列，6个自带故意输入偏差的比较器，以及数字控制逻辑；所述输入信号的正端输入和负端输入接入所述3对差分电容阵列用来采样输入信号；所述3对差分电容阵列根据接入的参考电压产生3个参考电压；所述6个自带故意输入偏差的比较器用来将所述3个参考电压扩展成6个参考电压，同时将所述输入信号与所述6个参考电压进行比较；所述数字控制逻辑根据所述6个自带故意输入偏差的比较器的比较结果，根据所述逐次逼近型模数转换器设计精度通过所述3对开关阵列控制所述3对差分电容阵列切换，对所述输入信号进行采样和比较之后，在一个转换周期内得到2.5比特数字信号。

6.根据权利要求5所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：每一对差分电容阵列包括一个正极电容阵列和一个负极电容阵列，所述正极电容阵列和负极电容阵列由若干单位电容并联而成；在所述逐次逼近型模数转换器采样阶段，通过所述采样开关将输入信号采样到所述正极电容阵列和负极电容阵列单位电容的下级板，同时所述正极电容阵列和负极电容阵列单位电容的上极板连接到共模电平VCM；所述输入信号采样完成之后，开始第一次电容切换，所述正极电容阵列和负极电容阵列单位电容的上极板从共模电平VCM断开；第一对差分电容阵列的正极电容阵列其中两个单位电容的下极板连接到VR，第一对差分电容阵列的正极电容阵列另外六个单位电容的下级板连接到GND；第一对差分电容阵列的负极电容阵列其中六个单位电容的下极板连接到VR，第一对差分电容阵列的负极电容阵列另外两个单位电容的下级板连接到GND；第二对差分电容阵列的正极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的正极电容阵列另外四个单位电容的下级板连接到GND；第二对差分电容阵列的负极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的负极电容阵列另外四个单位电容的下级板连接到GND；第三对差分电容阵列的正极电容阵列其中六个单位电容的下极板连接到VR，第三对差分电容阵列的正极电容阵列另外两个单位电容的下级板连接到GND；第三对差分电容阵列的负极电容阵列其中两个单位电容的下极板连接到VR，第三对差分电容阵列的负极电容阵列另外六个单位电容的下级板连接到GND；经过第一次电容切换所述3对差分电容阵列得到+VR/2，0，-VR/2这三个参考电压；通过所述6个自带故意输入偏差的比较器得到+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压，所述输入信号与所述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压进行比较得到2.5比特数字信号。

7.根据权利要求6所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：所述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压将满量程分为7个量化区间；所述7个量化区间包括+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间和其他四个量化区间；如果输入信号处于所述+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间，所述差分电容阵列无需再进行第二次电容切换；如果输入信号处于所述其他四个量化区间，所述差分电容阵列需要进行第二次电容切换。

8.根据权利要求7所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：根据所述逐次逼近型模数转换器设计精度需求，决定所述差分电容阵列是否需进行再一次电容切换。

9.根据权利要求2所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：当N取值为1时，所述电容阵列结构每周期转换1.5比特；所述电容阵列结构包括1对差分电容阵列和1对开关阵列，2个自带故意输入偏差的比较器，以及数字控制逻辑；所述输入信号的正端输入和负端输入接入所述1对差分电容阵列用来采样输入信号；所述1对差分电容阵列根据接入的参考电压产生1个参考电压；所述2个自带故意输入偏差的比较器用来将所述1个参考电压扩展成2个参考电压，同时将所述输入信号与所述2个参考电压进行比较；所述数字控制逻辑根据所述2个自带故意输入偏差的比较器的比较结果，根据所述逐次逼近型模数转换器设计精度通过所述1对开关阵列控制所述1对差分电容阵列切换，对所述输入信号进行采样和比较得到1.5比特数字信号。

10.根据权利要求2所述的一种适用于逐次逼近型模数转换器的电容阵列结构，其特征在于：当N取值为3时，所述电容阵列结构每周期转换3.5比特；所述电容阵列结构包括5对差分电容阵列和5对开关阵列，10个自带故意输入偏差的比较器，以及数字控制逻辑；所述输入信号的正端输入和负端输入接入所述5对差分电容阵列用来采样输入信号；所述5对差分电容阵列根据接入的参考电压产生5个参考电压；所述10个自带故意输入偏差的比较器用来将所述5个参考电压扩展成10个参考电压，同时将所述输入信号与所述10个参考电压进行比较；所述数字控制逻辑根据所述10个自带故意输入偏差的比较器的比较结果，根据所述逐次逼近型模数转换器设计精度通过所述5对开关阵列控制所述5对差分电容阵列切换，对所述输入信号进行采样和比较得到3.5比特数字信号。

Images