CN111446964B - 一种新型十四比特流水线-逐次逼近型模数转换器 - Google Patents

Abstract

本发明涉及一种新型十四比特流水线‑逐次逼近型模数转换器，包括第一级流水线、第二级流水线、第三级流水线、第四级流水线和数字误差校正逻辑；上述第一级流水线、第二级流水线和第三级流水线是五比特逐次逼近型模数转换器结构，上述五比特其中一比特是冗余位；上述第四级流水线是两比特逐次逼近型模数转换器；输入信号经过上述第一级流水线、第二级流水线、第三级流水线和第四级流水线得到的转换数字码输入到上述数字误差校正逻辑进行处理，得到十四比特数字码。有益效果是转换速率高、功耗低。

Description

一种新型十四比特流水线-逐次逼近型模数转换器

【技术领域】

本发明涉及电子电路技术领域，具体涉及一种新型十四比特流水线-逐次逼近型模数转换器。

【背景技术】

逐次逼近式模拟数字转换器，SAR为英文successive approximation register的缩写，在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。SAR-ADC转换器由：采样保持电路、DAC、比较器、逐次逼近寄存器、时序及其他控制电路组成，核心是DAC和比较器。

随着CMOS工艺技术的不断发展，流水线型模数转换器(Pipeline ADC)在物联网、图像传感和无线通信等领域得到了广泛的应用。传统的流水线型模数转换器(PipelineADC)通常采用快闪型模数转换器(Flash ADC)作为每级流水线的子模数转换器(sub-ADC)来达到高速转换的目的。在高速应用中，传统的流水线型模数转换器(Pipeline ADC)通常需要使用一个高性能的采样保持运放(Sampling-and-Hold Amplifier)来减小因为子模数转换器(sub-ADC)和乘法数模转换器(Multiplying DAC)之间采样路径不匹配而导致的非线性误差。因此，传统结构的流水线型模数转换器(Pipeline ADC)通常会具有功耗较高等缺点。随着一些流水线-逐次逼近型模数转换器(Pipeline-SAR ADC)结构的应用，传统流水线型模数转换器(Pipeline ADC)的功耗问题得到了优化。虽然用逐次逼近型模数转换器(SAR ADC)代替快闪型模数转换器(Flash ADC)可以降低每级流水线的功耗，但是其在转换速率方面有较大的限制。

【发明内容】

本发明的目的是，提出一种转换速率高、功耗低的流水线-逐次逼近型模数转换器。

为实现上述目的，本发明采取的技术方案是一种新型十四比特流水线-逐次逼近型模数转换器，包括第一级流水线、第二级流水线、第三级流水线、第四级流水线和数字误差校正逻辑；上述第一级流水线、第二级流水线和第三级流水线是五比特逐次逼近型模数转换器结构，上述五比特其中一比特是冗余位；上述第四级流水线是两比特逐次逼近型模数转换器；输入信号经过上述第一级流水线、第二级流水线、第三级流水线和第四级流水线得到的转换数字码输入到上述数字误差校正逻辑进行处理，得到十四比特数字码。

优选地，上述五比特逐次逼近型模数转换器结构由子模数转换器和乘法数模转换器两部分构成；上述子模数转换器采用新型每周期二点五比特电容阵列实现输入信号的五比特模数转换，上述新型每周期二点五比特电容阵列用于采样保持输入信号，以及用于输入信号与参考电压作差；上述乘法数模转换器和上述子模数转换器共享上述新型每周期二点五比特电容阵列用于产生输入信号的残差，上述乘法数模转换器还包括残差放大器用于将上述残差放大后送入下一级流水线。

优选地，上述新型每周期二点五比特电容阵列包括3对差分电容阵列和3对开关阵列，6个自带故意输入偏差的比较器，以及数字控制逻辑；上述输入信号的正端输入和负端输入接入上述3对差分电容阵列用来采样输入信号；上述3对差分电容阵列根据接入的参考电压产生3个参考电压；上述6个自带故意输入偏差的比较器用来将上述3个参考电压扩展成6个参考电压，同时将上述输入信号与上述6个参考电压进行比较；上述数字控制逻辑根据上述6个自带故意输入偏差的比较器的比较结果，通过上述3对开关阵列控制上述3对差分电容阵列进行第一次电容切换和第二次电容切换，对上述输入信号进行采样得到五比特数字码。

优选地，上述自带故意输入偏差的比较器的主体结构是动态锁存结构，通过将上述输入信号的正端输入和负端输入的尺寸故意地不匹配来得到所需的偏差电压Vos，上述偏差电压Vos满足如下的关系式

其中n代表上述子模数转换器的分辨率要求，1LSB是上述子模数转换器的最低有效位，VR表示参考电压。

优选地，每一对差分电容阵列包括一个正极电容阵列和一个负极电容阵列，上述正极电容阵列和负极电容阵列由若干单位电容并联而成；在上述子模数转换器采样阶段，通过上述开关阵列将输入信号采样到上述正极电容阵列和负极电容阵列单位电容的下级板，同时上述正极电容阵列和负极电容阵列单位电容的上极板连接到共模电平VCM；上述输入信号采样完成之后，开始第一次电容切换，上述正极电容阵列和负极电容阵列单位电容的上极板从共模电平VCM断开；第一对差分电容阵列的正极电容阵列其中两个单位电容的下极板连接到VR，第一对差分电容阵列的正极电容阵列另外六个单位电容的下级板连接到GND；第一对差分电容阵列的负极电容阵列其中六个单位电容的下极板连接到VR，第一对差分电容阵列的负极电容阵列另外两个单位电容的下级板连接到GND；第二对差分电容阵列的正极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的正极电容阵列另外四个单位电容的下级板连接到GND；第二对差分电容阵列的负极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的负极电容阵列另外四个单位电容的下级板连接到GND；第三对差分电容阵列的正极电容阵列其中六个单位电容的下极板连接到VR，第三对差分电容阵列的正极电容阵列另外两个单位电容的下级板连接到GND；第三对差分电容阵列的负极电容阵列其中两个单位电容的下极板连接到VR，第三对差分电容阵列的负极电容阵列另外六个单位电容的下级板连接到GND；经过第一次电容切换上述3对差分电容阵列得到+VR/2，0，-VR/2这三个参考电压；通过上述6个自带故意输入偏差的比较器得到+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压，上述输入信号与所上述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压进行比较得到2.5比特数字码。

优选地，上述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压将满量程分为7个量化区间；上述7个量化区间包括+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间和其他四个量化区间；如果输入信号处于上述+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间，上述新型每周期二点五比特电容阵列无需再进行第二次电容切换；如果输入信号处于上述其他四个量化区间，上述新型每周期二点五比特电容阵列需要进行第二次电容切换。

优选地，上述新型每周期二点五比特电容阵列经过第一次电容切换和第二次电容切换之后，满量程被量化成31个量化区间，上述数字控制逻辑根据输入信号处于的量化区间，得到五比特数字码。

优选地，上述新型每周期二点五比特电容阵列还需要进行第三次电容切换，上述第三次电容切换用于产生残差及残差放大。

优选地，上述第三次电容切换阶段，上述3对差分电容阵列的正极电容阵列单位电容上极板都连接在一起接到上述残差放大器的正向输入端，以及上述3对差分电容阵列的负极电容阵列单位电容上极板都连接在一起接到上述残差放大器的负向输入端；第一对差分电容阵列的正极电容阵列所有单位电容的下极板连接到VR，第一对差分电容阵列的负极电容阵列所有单位电容的下极板连接到GND；第二对差分电容阵列的正极电容阵列所有单位电容的下极板连接到VR，第二对差分电容阵列的负极电容阵列所有单位电容的下极板连接到GND；第三对差分电容阵列的正极电容阵列其中五个单位电容的下极板连接到VR，其他三个单位电容的下极板连接到3VR/4；第三对差分电容阵列的负极电容阵列其中五个单位电容的下极板连接到GND，其他三个单位电容的下极板连接到VR/4。

优选地，上述残差放大器包括第一级放大器和第二级放大器；在第一阶段，上述第一级放大器将上述残差放大4倍，上述第二级放大器处于复位状态；在第二阶段，上述第二级放大器将放大4倍的残差再放大2倍，上述第一级放大器处于复位状态。

本发明与现有技术相比有益效果是：

1)本发明通过采用新型每周期二点五比特(2.5-bit/cycle)的电容阵列结构，可以有效提高逐次逼近型模数转换器的转换速率；

2)相比于传统的流水线型模数转换器(Pipeline ADC)，本发明使用新型逐次逼近型模数转换器(SAR ADC)代替快闪型模数转换器(Flash ADC)可以实现功耗的降低；

3)残差放大器(Residue Amplifier)采用两步放大的策略，能够降低放大器设计难度和功耗。

【附图说明】

图1是一种新型十四比特流水线-逐次逼近型模数转换器总体结构图。

图2是一种新型十四比特流水线-逐次逼近型模数转换器第一级流水线总体结构图。

图3是一种新型十四比特流水线-逐次逼近型模数转换器第一级流水线采用的新型每周期二点五比特电容阵列结构和工作原理图。

图4是一种新型十四比特流水线-逐次逼近型模数转换器第一级流水线残差放大器结构和工作时序图。

【具体实施方式】

下面结合实施例并参照附图对本发明作进一步描述。

实施例1

本实施例实现一种新型十四比特流水线-逐次逼近型模数转换器。本实施例提出的十四比特流水线-逐次逼近型模数转换器(14-bit Pipeline-SAR ADC)架构可以适用于高速高精度方面的应用。总体结构主要包括四级流水线和数字误差校正逻辑(DigitalError Correction)。为了提高流水线中逐次逼近型模数转换器(SAR ADC)的转换速率，采用了新型每周期二点五比特(2.5-bit/cycle)电容阵列来实现转换。

图1是一种新型十四比特流水线-逐次逼近型模数转换器总体结构图。如图1所示本实施例一种新型十四比特流水线-逐次逼近型模数转换器(14-bit Pipeline-SAR ADC)的总体架构，主要包括四级流水线和数字误差校正逻辑。前三级流水线都是五比特逐次逼近型模数转换器(5-bit SAR ADC)结构，其中一比特(1-bit)是冗余位。第四级是传统的两比特逐次逼近型模数转换器(2-bit SAR ADC)。

图2是一种新型十四比特流水线-逐次逼近型模数转换器第一级流水线总体结构图。如图2所示第一级流水线主要由子模数转换器(sub-ADC)和乘法数模转换器(MDAC)两部分构成。相比于传统流水线型模数转换器(Pipeline ADC)，本结构不需要使用高性能采样保持放大器，因为子模数转换器(SAR sub-ADC)和乘法数模转换器(MDAC)共享了电容阵列部分。该电容阵列既可用于采样保持输入信号，又可用于输入信号与参考电压作差。

图3是一种新型十四比特流水线-逐次逼近型模数转换器第一级流水线采用的新型每周期二点五比特(2.5-bit/cycle)电容阵列结构和工作原理图。如图3所示，其中VIP和VIN分别代表正端和负端输入，VCM代表共模电平，VR表示参考电压，GND表示接地，VR/2表示参考电压的二分之一，VP1和VN1分别代表第一对差分电容阵列正级电容阵列(P阵列)和负级电容阵列(N阵列)上极板的电平，VP2和VN2分别代表第二对差分电容阵列P阵列和N阵列上极板的电平，VP3和VN3分别代表第三对差分电容阵列P阵列和N阵列上极板的电平，①、②和③代表着差分电容阵列的序号。右边的数字1-7代表第一次切换和比较得到的量化区间序号，±VR/2、3VR/8、2VR/8、VR/8分别表示电容阵列切换得到的不同参考电压。

新型每周期二点五比特(2.5-bit/cycle)电容阵列结构主要包括：三对差分电容阵列和三对开关阵列，六个自带故意输入偏差的比较器和数字控制逻辑。三个差分电容阵列可以用来采样输入信号，还可以产生所需的三个参考电压。六个自带故意输入偏差的比较器可以用来将三个参考电压扩展成六个参考电压，并同时将输入信号与这六个参考电压进行比较。数字控制逻辑可以根据比较器的比较结果来控制开关阵列进行电容切换。具体的工作原理如下：在采样阶段，通过栅压自举开关将输入信号采样到电容阵列的下级板，同时电容阵列的上极板连接到共模电平VCM。采样完成之后，开始第一次电容切换，电容阵列的上极板从VCM断开。对于第一对差分电容阵列的P阵列来说，其中两个单位电容的下极板连接到VR，另外六个单位电容的下级板连接到GND。N阵列的切换与其相反，其中六个单位电容的下极板连接到VR，另外两个单位电容的下级板连接到GND。对于第二对差分电容阵列的P阵列来说，其中四个单位电容的下极板连接到VR，另外四个单位电容的下级板连接到GND。对N阵列来说，其中四个单位电容的下极板连接到VR，另外四个单位电容的下级板连接到GND。对于第三对差分电容阵列的P阵列来说，其中六个单位电容的下极板连接到VR，另外两个单位电容的下级板连接到GND。对N阵列来说，其中两个单位电容的下极板连接到VR，另外六个单位电容的下级板连接到GND。因此，这三个差分电容阵列就分别得到+VR/2，0，-VR/2这三个参考电压。因为比较器故意设计具有一定的输入偏差Vos，所以实际上输入信号Vin是与+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压(图3右边部分虚线段所示)相比较。如图3所示，这六个参考电压将满量程分为7个量化区间，从而实现一次比较就能得到二点五比特(2.5-bit)的结果。数字控制逻辑通过对比较器输出结果的处理就能够判断输入信号处于哪个量化区间，进而判断是否需要进行第二次电容切换和比较。具体来说，如果输入信号处于区间2、4或6，则表明对输入信号的量化已经达到了目标精度要求，所以无需再进行第二次的电容切换和比较。如果输入信号处于区间1、3、5或7，则需要进行第二次电容切换和比较。

其中自带故意输入偏差的比较器的主体结构是传统的动态锁存结构，通过将输入对的尺寸故意地不匹配来得到所需的偏差电压(Vos)。根据设计的精度需求，该比较器的偏差电压(Vos)需要满足如下的关系式，

其中n代表模数转换器的分辨率要求。只要设计的偏差电压在设计要求的一个最低有效位(1LSB)之内，就可以保证该电容阵列结构正常工作。在实际应用中，一般会选择从0到一个最低有效位(1LSB)的中间值作为偏差电压的值，这样能够最大可能地确保在不同工艺角下偏差电压值都在要求范围之内。

经过两个周期的电容切换和比较之后，满量程就被量化成31个量化区间，数字逻辑控制根据比较结果就能得到输入信号处于哪个量化区间之内，即得到所需的五比特(5-bit)结果。之后进入残差产生和放大阶段，根据判断得到的输入信号的量化区间位置，进行电容切换来得到输入信号与参考电压的残差如下，

其中m值取决于输入信号所处的量化区间。例如，输入信号处于量化区间1，则需要得到的残差就是：

在残差产生和放大阶段，具体的电容切换模式如下：三对差分电容阵列的P阵列上极板(VP1，VP2，VP3)和N阵列上极板(VN1，VN，VN3)都分别连接在一起，并连接到残差放大器的输入端。与此同时，对于第一对差分电容阵列的P阵列，所有单位电容的下极板连接到VR。对于N阵列，所有单位电容的下极板连接到GND。对于第二对差分电容阵列的P阵列，所有单位电容的下极板也连接到VR。对于N阵列，所有单位电容的下极板连接到GND。对于第三对差分电容阵列的P阵列，其中五个单位电容的下极板连接到VR，其他三个单位电容的下极板连接到3VR/4。对于N阵列，其中五个单位电容的下极板连接到GND，其他三个单位电容的下极板连接到VR/4。通过这次电容切换，就能得到所需的残差，然后将残差输入到残差放大器进行放大。

图4是一种新型十四比特流水线-逐次逼近型模数转换器第一级流水线残差放大器(Residue Amplifier)结构和工作时序图。如图4所示，其中VP1、VP2、VP3分别表示三对差分电容阵列的P阵列上极板，VN1、VN2、VN3分别表示三对差分电容阵列的N阵列上极板，clk1和clk2表示两相非交叠时钟，VREF表示参考电压，S/H表示采样时序，RA1和RA2分别表示第一步和第二步残差放大时序。该结构用来将上述得到的残差放大8倍并传给下一级流水线。为了确保残差放大的准确性，通常需要设计高增益高带宽的放大器，这会产生很大的功耗。本结构提出了用两步放大的策略，需要用到两个放大器。从工作时序图可以看出，在RA1阶段，第一个放大器用来实现4倍放大，第二个放大器处于复位状态；在RA2阶段，第二个放大器实现2倍放大，第一个放大器处于复位状态，此时采样保持模块正常工作。这种策略的好处是可以减小放大器设计的难度和功耗，而且不会影响采样时序。因为将反馈系数降低意味着放大器性能要求的降低，虽然用到了两个放大器，但是其总体功耗比只用一个放大器要低。

第一级流水线之后的第二级流水线和第三级流水线也沿用了第一级流水线的结构，第四级使用了传统的两比特逐次逼近型模数转换器(2-bit SAR ADC)结构。最后，每级流水线得到的转换数字码都会输入到数字误差校正逻辑进行处理，从而得到最终的十四比特(14-bit)数字码。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和补充，这些改进和补充也应视为本发明的保护范围。

Claims (8)

1.一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：所述模数转换器包括第一级流水线、第二级流水线、第三级流水线、第四级流水线和数字误差校正逻辑；所述第一级流水线、第二级流水线和第三级流水线是五比特逐次逼近型模数转换器结构，所述五比特其中一比特是冗余位；所述第四级流水线是两比特逐次逼近型模数转换器；输入信号经过所述第一级流水线、第二级流水线、第三级流水线和第四级流水线得到的转换数字码输入到所述数字误差校正逻辑进行处理，得到十四比特数字码；

所述五比特逐次逼近型模数转换器结构由子模数转换器和乘法数模转换器两部分构成；所述子模数转换器采用新型每周期二点五比特电容阵列实现输入信号的五比特模数转换，所述新型每周期二点五比特电容阵列用于采样保持输入信号，以及用于输入信号与参考电压作差；所述乘法数模转换器和所述子模数转换器共享所述新型每周期二点五比特电容阵列用于产生输入信号的残差，所述乘法数模转换器还包括残差放大器用于将所述残差放大后送入下一级流水线；

所述新型每周期二点五比特电容阵列包括3对差分电容阵列和3对开关阵列，6个自带故意输入偏差的比较器，以及数字控制逻辑；所述输入信号的正端输入和负端输入接入所述3对差分电容阵列用来采样输入信号；所述3对差分电容阵列根据接入的参考电压产生3个参考电压；所述6个自带故意输入偏差的比较器用来将所述3个参考电压扩展成6个参考电压，同时将所述输入信号与所述6个参考电压进行比较；所述数字控制逻辑根据所述6个自带故意输入偏差的比较器的比较结果，通过所述3对开关阵列控制所述3对差分电容阵列进行第一次电容切换和第二次电容切换，对所述输入信号进行采样得到五比特数字码。

2.根据权利要求1所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：所述自带故意输入偏差的比较器的主体结构是动态锁存结构，通过将上述输入信号的正端输入和负端输入晶体管的尺寸故意地不匹配来得到所需的偏差电压Vos，所述偏差电压Vos满足如下的关系式

其中n代表上述子模数转换器的分辨率要求，1LSB是上述子模数转换器的最低有效位，VR表示参考电压。

3.根据权利要求2所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：每一对差分电容阵列包括一个正极电容阵列和一个负极电容阵列，所述正极电容阵列和负极电容阵列由若干单位电容并联而成；在所述子模数转换器采样阶段，通过所述开关阵列将输入信号采样到所述正极电容阵列和负极电容阵列单位电容的下级板，同时所述正极电容阵列和负极电容阵列单位电容的上极板连接到共模电平VCM；所述输入信号采样完成之后，开始第一次电容切换，所述正极电容阵列和负极电容阵列单位电容的上极板从共模电平VCM断开；第一对差分电容阵列的正极电容阵列其中两个单位电容的下极板连接到VR，第一对差分电容阵列的正极电容阵列另外六个单位电容的下级板连接到GND；第一对差分电容阵列的负极电容阵列其中六个单位电容的下极板连接到VR，第一对差分电容阵列的负极电容阵列另外两个单位电容的下级板连接到GND；第二对差分电容阵列的正极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的正极电容阵列另外四个单位电容的下级板连接到GND；第二对差分电容阵列的负极电容阵列其中四个单位电容的下极板连接到VR，第二对差分电容阵列的负极电容阵列另外四个单位电容的下级板连接到GND；第三对差分电容阵列的正极电容阵列其中六个单位电容的下极板连接到VR，第三对差分电容阵列的正极电容阵列另外两个单位电容的下级板连接到GND；第三对差分电容阵列的负极电容阵列其中两个单位电容的下极板连接到VR，第三对差分电容阵列的负极电容阵列另外六个单位电容的下级板连接到GND；经过第一次电容切换所述3对差分电容阵列得到+VR/2，0，-VR/2这三个参考电压；通过所述6个自带故意输入偏差的比较器得到+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压，所述输入信号与所述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压进行比较得到2.5比特数字码。

4.根据权利要求3所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：所述+VR/2±Vos，0±Vos，-VR/2±Vos这六个参考电压将满量程分为7个量化区间；所述7个量化区间包括+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间和其他四个量化区间；如果输入信号处于所述+VR/2±Vos，0±Vos，-VR/2±Vos这三个量化区间，所述新型每周期二点五比特电容阵列无需再进行第二次电容切换；如果输入信号处于所述其他四个量化区间，所述新型每周期二点五比特电容阵列需要进行第二次电容切换。

5.根据权利要求4所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：所述新型每周期二点五比特电容阵列经过第一次电容切换和第二次电容切换之后，满量程被量化成31个量化区间，所述数字控制逻辑根据输入信号处于的量化区间，得到五比特数字码。

6.根据权利要求5所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：所述新型每周期二点五比特电容阵列还需要进行第三次电容切换，所述第三次电容切换用于产生残差及残差放大。

7.根据权利要求6所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：在所述第三次电容切换阶段，所述3对差分电容阵列的正极电容阵列单位电容上极板都连接在一起接到所述残差放大器的正向输入端，以及所述3对差分电容阵列的负极电容阵列单位电容上极板都连接在一起接到所述残差放大器的负向输入端；第一对差分电容阵列的正极电容阵列所有单位电容的下极板连接到VR，第一对差分电容阵列的负极电容阵列所有单位电容的下极板连接到GND；第二对差分电容阵列的正极电容阵列所有单位电容的下极板连接到VR，第二对差分电容阵列的负极电容阵列所有单位电容的下极板连接到GND；第三对差分电容阵列的正极电容阵列其中五个单位电容的下极板连接到VR，其他三个单位电容的下极板连接到3VR/4；第三对差分电容阵列的负极电容阵列其中五个单位电容的下极板连接到GND，其他三个单位电容的下极板连接到VR/4。

8.根据权利要求7所述的一种新型十四比特流水线-逐次逼近型模数转换器，其特征在于：所述残差放大器包括第一级放大器和第二级放大器；在第一阶段，所述第一级放大器将所述残差放大4倍，所述第二级放大器处于复位状态；在第二阶段，所述第二级放大器将放大4倍的残差再放大2倍，所述第一级放大器处于复位状态。

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