CN113992871B - 一种用于cmos图像传感器芯片级adc的双位移位校正系统 - Google Patents
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Abstract
本发明公开了一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，包括依次连接的SH电路、多级串联的编码器电路和flash ADC电路，SH电路用于电荷分享或者电容翻转结构实现，每级编码器电路输出4位数字码，含两位校正码；根据电容的电荷守恒原理，采用电荷分享采样技术，实现了双位移位校正功能，每级4bit输出，两位校正算法，级间闭环增益只有4倍，采用非交叠时钟控制，前级采样，后级放大输出，流水线工作，降低了级间闭环增益，降低了后级量化范围，提升了校正区间，对于ADC的整体性能提升具有显著效果。采用多级串联的编码器电路，可有效降低系统功耗、提升量化输入摆幅并极大提升SFDR等关键动态参数，具有很高的实用性。
Description
技术领域
本发明涉及互补型金属-氧化物-半导体(CMOS)图像传感器领域和数据转换器领域，具体涉及一种用于CMOS图像传感器芯片级ADC的双位移位校正系统。
背景技术
芯片级ADC具有明显的优势：低功耗、低噪声和高一致性。芯片级ADC常采用流水线结构，具有较高的速度和分辨率，流水线ADC适用于多种环境应用，常见的流水线ADC由采样保持电路(SH)，多级量化电路(MDAC)和flash ADC组成。SH电路常用电荷分享或者电容翻转结构实现，而MDAC常用1.5bit、2.5bit、3.5bit结构，包含一个冗余位，其放大倍数分别是2、4、8倍，1.5bit MDAC设计难度小但功耗面积较大，3.5bit MDAC设计难度大，8倍的闭环增益所需要的带宽和增益是非常难以实现的，通常采用2.5bit MDAC是折中的选择，与其他两种结构的MDAC一样，2.5bit MDAC输出摆幅为-0.5VREF～+0.5VREF，较高的输出摆幅需要更大的带宽和电源，且其码间校正范围只有0.125VREF(3bit)，很难直接得到较高的SFDR。
发明内容
本发明的目的在于提供一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，以克服现有技术的不足。
为达到上述目的，本发明采用如下技术方案：
一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，包括依次连接的SH电路、多级串联的编码器电路和flash ADC电路，SH电路用于电荷分享或者电容翻转结构实现，每级编码器电路输出4位数字码，含两位校正码；多级串联的编码器电路包括一个一级编码器以及多个串联的二级编码器，flash ADC输出移位相加后的数字码。
进一步的，一级编码器电路结构包括上半部分采样电路、下半部分采样电路、第一增益自举运算放大器和第一编码器，上半部分采样电路和下半部分采样电路分别与第一增益自举运算放大器的反向输入端和同向输入端连接，第一编码器根据接收上半部分采样电路和下半部分采样电路输出的数字码实现余差操作，上半部分采样电路和下半部分采样电路在前一级采样保持输出时闭合，闭环增益为4倍，上半部分采样电路和下半部分采样电路输出到下一级的电压幅值只有MDAC电路的一半，上半部分采样电路和下半部分采样电路的开关动作一致。
进一步的，上半部分采样电路包括第一flash ADC、第一开关电容阵列、第一自举开关、第一开关电容和第一反馈电容，第一flash ADC的一端和第一开关电容阵列的一端连接于第一编码器，第一开关电容阵列的另一端连接第一增益自举运算放大器的反向输入端、第一开关电容的一端和第一反馈电容的一端，第一开关电容的另一端连接第一自举开关的一端，第一自举开关的另一端接收输入ΔVin，第一反馈电容的另一端接第一增益自举运算放大器的电源正极。
进一步的，上半部分采样电路和下半部分采样电路结构相同。
进一步的，多级串联的编码器电路包括一个一级编码器和四个串联的二级编码器，一级编码器和二级编码器的编码方式不同，四个串联的二级编码器功耗逐级递减，每级均输出4位数字码。
进一步的，编码器的输出幅值均为-0.25VREF～+0.25VREF。
进一步的，二级编码器包括第二增益自举运算放大器、第三开关电容阵列和第四开关电容阵列，第三开关电容阵列和第四开关电容阵列结构相同，在前一级采样保持输出时闭合，闭环增益为4倍，第三开关电容阵列和第四开关电容阵列输出到下一级的电压幅值与以及编码器输出电压幅值一致。
进一步的，二级编码器还包括第二flash ADC、第二编码器、余差开关控制阵列和串联电容开关阵列，第三开关电容阵列接第二增益自举运算放大器的反向输入端，第四开关电容阵列接第二增益自举运算放大器的同向输入端，第三开关电容阵列和第四开关电容阵列均连接一个串联电容开关阵列，第三开关电容阵列与第二增益自举运算放大器的电源正极之间连接第三反馈电容，第四开关电容阵列与第二增益自举运算放大器的电源负极之间连接第四反馈电容，第二编码器连接第二flash ADC和余差开关控制阵列，第二flashADC连接第三开关电容阵列和第四开关电容阵列。
进一步的，第三开关电容阵列和第四开关电容阵列相同，包括多组并联的开关电容电路，开关电容电路包括串联的自举开关和开关电容。
进一步的，第二flash ADC由9个动态比较器构成，在stage1输出幅值-0.25VREF～+0.25VREF内。
与现有技术相比，本发明具有以下有益的技术效果：
本发明一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，包括依次连接的SH电路、多级串联的编码器电路和flash ADC电路，SH电路用于电荷分享或者电容翻转结构实现，每级编码器电路输出4位数字码，含两位校正码；多级串联的编码器电路包括一个一级编码器以及多个串联的二级编码器，flash ADC输出移位相加后的数字码，根据电容的电荷守恒原理，采用电荷分享采样技术，实现了双位移位校正功能，每级4bit输出，两位校正算法，级间闭环增益只有4倍，采用非交叠时钟控制，前级采样，后级放大输出，流水线工作，降低了级间闭环增益，降低了后级量化范围，提升了校正区间，对于ADC的整体性能提升具有显著效果。采用多级串联的编码器电路，可有效降低系统功耗、提升量化输入摆幅并极大提升SFDR等关键动态参数，具有很高的实用性。
进一步的，采用一级编码器电路结构，其闭环放大倍数只有4倍，输出摆幅只有传统MDAC输出值的一半，这就极大降低了对增益和带宽的需求，两位冗余位的引入可以得到更高的线性度。
进一步的，采用多级串联的二级编码器，考虑到比较器失调、电容失配等影响，在一级编码器输出幅值超出-0.25VREF～+0.25VREF时，校正开始介入，校正区间为-0.375VREF～-0.25VREF和-0.25VREF～-0.375VREF，超出这一范围就会引入误码，运放功耗降低，电荷分享容值降低。
附图说明
图1为本发明实施例中一级编码器电路示意图。
图2为本发明实施例中二级编码器电路示意图。
图3为本发明实施例中双位校正应与于14bit、200Msps ADC结构图。
图4为本发明实施例中一级编码器输出传函曲线图。
图5为本发明实施例中二级编码器输出传函曲线图。
图6为本发明实施例中双位移位校正后算法示意图。
具体实施方式
下面结合附图对本发明做进一步详细描述：
如图3所示，一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，包括依次连接的SH电路、多级串联的编码器电路和flash ADC电路，SH电路用于电荷分享或者电容翻转结构实现，每级编码器电路输出4位数字码，含两位校正码；多级串联的编码器电路包括一个一级编码器以及多个串联的二级编码器。
如图1所示，一级编码器(part1)电路结构，包括上半部分采样电路、下半部分采样电路、第一增益自举运算放大器05和第一编码器06，上半部分采样电路和下半部分采样电路分别与第一增益自举运算放大器05的反向输入端和同向输入端连接，第一编码器06根据接收上半部分采样电路和下半部分采样电路输出的数字码实现余差操作，上半部分采样电路和下半部分采样电路在前一级采样保持输出时闭合，闭环增益为4倍，上半部分采样电路和下半部分采样电路输出到下一级的电压幅值只有MDAC电路的一半，上半部分采样电路和下半部分采样电路的开关动作一致。
具体的，上半部分采样电路包括第一flash ADC(快闪式类比数位转换器)01、第一开关电容阵列02、第一自举开关103、第一开关电容101和第一反馈电容105，第一flash ADC01的一端和第一开关电容阵列02的一端连接于第一编码器06，第一开关电容阵列02的另一端连接第一增益自举运算放大器05的反向输入端、第一开关电容101的一端和第一反馈电容105的一端，第一开关电容101的另一端连接第一自举开关103的一端，第一自举开关103的另一端接收输入ΔVin，第一反馈电容105的另一端接第一增益自举运算放大器05的电源正极；
下半部分采样电路包括第二flash ADC(快闪式类比数位转换器)03、第二开关电容阵列04、第二自举开关104、第二开关电容102和第二反馈电容106，第二flash ADC 03的一端和第二开关电容阵列04的一端连接于第一编码器06，第二开关电容阵列04的另一端连接第一增益自举运算放大器05的同向输入端、第二开关电容102的一端和第二反馈电容106的一端，第二开关电容102的另一端连接第二自举开关104的一端，第二自举开关104的另一端接收输入ΔVin，第二反馈电容106的另一端接第一增益自举运算放大器05的电源负极；
如图1所示，自举开关(103、104)闭合，采样前级采样保持输出的电压值，图1中X和Y点由内部复位开关箝位至VCM，同时，flash ADC(01、03)采集电阻分压的参考信号，开始进行翻转，对输入ΔVin量化；设定周期后(半个时钟)，开关翻转，自举开关(103、104)断开，flash ADC(01、03)输出数字码给第一编码器06，同时控制开关电容阵列(02、04)翻转至REFH/REFL实现余差操作，电荷受电容极板翻转影响，转移到反馈电容(105、106)，实现余差的4倍放大，然后在下一个时钟跳变时，复位开关对电容电荷进行复位，重复前一级采样操作，编码器输出的4位码值存于锁存器中，待6个时钟周期后移位相加输出最终码值，一级编码器(Stage1)的传函曲线由图1结合电荷转移过程计算可得，计算过程根据电荷守恒定理有：
(VSP-VCM)×16C＝(REFL-VX)×C+(REFL-VX)×C×n+(REFH-VX)×C×(15-n)+(Vm1n-VX)×4C
(VSn-VCM)×16C＝(REFL-VX)×C+(REFL-VX)×C×(15-n)+(REFH-VX)×C×n+(Vm1p-VX)×4C
两式做差：
(n为flash ADC输出为1的个数)
stage1的传函曲线如图4所示，其输出摆幅为±0.25VREF，第一编码器06输出4位数字信号D23～D20。
图1为stage1电路结构，与传统1位冗余校正相比，采用一个4bit flash ADC，但其闭环放大倍数只有4倍，输出摆幅只有传统MDAC输出值的一半，这就极大降低了对增益和带宽的需求，两位冗余位的引入可以得到更高的线性度。当前一级采样保持输出时，103、104以及02、04内的自举开关闭合，采样前级信号，同时前级输出压差输送至flash ADC采样端，当采样完成后，103、104以及02、04内的自举开关断开，flash ADC输出码值控制开关电容通断至REFH或REFL，实现模拟输入与量化值的做差，同时由02、04与101、102电容及运放05，104和105组成的全差分闭环电路实现4倍放大输出，输出摆幅只有输入摆幅的1/4，极大降低了后级量化范围。
如图2所示，本申请多级串联的编码器电路包括一个一级编码器和四个串联的二级编码器，一级编码器和二级编码器的编码方式不同，四个串联的二级编码器功耗逐级递减，每级均输出4位数字码，输出幅值均为-0.25VREF～+0.25VREF。
二级编码器(stage2)包括第二增益自举运算放大器08、第三开关电容阵列11和第四开关电容阵列12，第三开关电容阵列11和第四开关电容阵列12结构相同，在前一级采样保持输出时闭合，闭环增益为4倍，第三开关电容阵列11和第四开关电容阵列12输出到下一级的电压幅值与以及编码器输出电压幅值一致。
具体的，二级编码器还包括第二flash ADC 13、第二编码器14、余差开关控制阵列15和串联电容开关阵列，第三开关电容阵列11接第二增益自举运算放大器08的反向输入端，第四开关电容阵列12接第二增益自举运算放大器08的同向输入端，第三开关电容阵列11和第四开关电容阵列12均连接一个串联电容开关阵列，第三开关电容阵列11与第二增益自举运算放大器08的电源正极之间连接第三反馈电容107，第四开关电容阵列12与第二增益自举运算放大器08的电源负极之间连接第四反馈电容108，第二编码器14连接第二flashADC 13和余差开关控制阵列15，第二flash ADC 13连接第三开关电容阵列11和第四开关电容阵列12。
第三开关电容阵列11和第四开关电容阵列12相同，包括多组并联的开关电容电路，开关电容电路包括串联的自举开关和开关电容。
如图2为stage2电路结构，其第二flash ADC由9个动态比较器构成，在stage1输出幅值-0.25VREF～+0.25VREF内，其输出码虽为4bit，但因其输入范围限制，相当于有效位2bit输出，且无需校正。当考虑到比较器失调、电容失配等影响，在stage1输出幅值超出-0.25VREF～+0.25VREF时，校正开始介入，校正区间为-0.375VREF～-0.25VREF和-0.25VREF～-0.375VREF，超出这一范围就会引入误码。采用四个二级编码器，Stage3～stage5结构与stage2完全一致，运放功耗逐级降低，电荷分享容值降低，stage6为flash ADC，采用与stage2相同的电路；系统一共6级，输出码为D23～D0，两位移位校正后，输出最终14bit码值。
如图2所示，串联电容开关阵列包括串联的开关和两级电容，电容(122，123)串联，电容122左侧由ADC输出高低值控制开关214选择REH或者REFL。电容(124，125)串联，电容125左侧接长通控制开关213，选择REH。二级编码器中的自举开关(110、116)与一级编码器中的自举开关(103、104)反向不交叠。余差开关控制阵列15为ADC(第二增益自举运算放大器)输出组正反控制信号，控制对应第三开关电容阵列11和第四开关电容阵列12开关电容的关断。
开始时，自举开关(110、116)闭合，采样前级stage1余差放大输出的电压值，N和M点由内部复位开关箝位至VCM，同时，开关电容阵列(11、12)采集完电阻分压的参考信号，开始进行翻转，对输入ΔVin量化；半个时钟周期后，开关翻转，自举开关(110、116)断开，第二flash ADC 13输出数字码给第二编码器14，同时余差开关控制阵列15控制开关电容阵列(11、12)翻转至REFH/REFL实现余差操作，串联电容开关(124，125，213)长通至REFH，串联电容开关(122，123，241)受采样时钟控制，当stage2采样时，开关214导通至REFL，当stage2放大时，开关214导通至REFH，电荷受电容极板翻转影响，转移到反馈电容，实现余差的4倍放大，然后在下一个时钟跳变时，复位开关对电容电荷进行复位，重复前一级采样操作，编码器输出的4位码值存于锁存器中，待6个时钟周期后移位相加输出最终码值。Stage2的传函曲线由图2结合电荷转移过程计算可得，计算过程与stage1相同，根据电荷守恒定理有：
stage2的传函曲线如图5所示，其输出摆幅为±0.25VREF，编码器14输出4位数字信号D19～D16。
Stage3～stage5结构与stage2一致，其功耗及电容绝对值逐级递减，对应stage3输出4位数字信号D15～D12，stage4输出4位数字信号D11～D8，stage5输出4位数字信号D7～D4，最后stage6输出4位数字信号D3～D0，stage6不需要余差放大，如果该系统要实现16bit输出码的话，stage6可按照stage5结构，stage7采用flash ADC加编码器输出。
校准机理六级流水线ADC的输出码制有关。因此，本文给出一个芯片级ADC的功能框图，如图3所示，第一级为常用的SH电路，中间五级MDAC，最后一级flash ADC，可实现14bit输出，对输入电压进行粗比较后的判定值，经转换，产生输出到CORRECTION的数据<3：0>。图6中的D23～D0为所示ADC的输出码校对过程，该级ADC的输出值为正常的偏移码格式。
该结构的引入降低了下一级的量化范围，增大了级间的校正区间，从而降低了电容面积、功耗并提升了线性度。
本发明为一款应用于千万像素级CMOS图像传感器的芯片级ADC IP，是一款180nm，14bit、200Msps的流水线型结构ADC，相比于传统1.5bit、2.5bit、3.5bit MDAC结构流水线ADC，其输入Vp-p高达2V，功耗仅为122mW，SFDR高达100dB以上，这都是由于两位移位校正算法的使用。
Claims (8)
1.一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，包括依次连接的SH电路、多级串联的编码器电路和flash ADC电路，SH电路用于电荷分享或者电容翻转结构实现，每级编码器电路输出4位数字码，含两位校正码；多级串联的编码器电路包括一个一级编码器以及多个串联的二级编码器，flash ADC输出移位相加后的数字码，一级编码器电路结构包括上半部分采样电路、下半部分采样电路、第一增益自举运算放大器(05)和第一编码器(06)，上半部分采样电路和下半部分采样电路分别与第一增益自举运算放大器(05)的反向输入端和同向输入端连接，第一编码器(06)根据接收上半部分采样电路和下半部分采样电路输出的数字码实现余差操作，上半部分采样电路和下半部分采样电路在前一级采样保持输出时闭合，闭环增益为4倍，上半部分采样电路和下半部分采样电路输出到下一级的电压幅值只有MDAC电路的一半，上半部分采样电路和下半部分采样电路的开关动作一致。
2.根据权利要求1所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，上半部分采样电路包括第一flash ADC(01)、第一开关电容阵列(02)、第一自举开关(103)、第一开关电容(101)和第一反馈电容(105)，第一flash ADC(01)的一端和第一开关电容阵列(02)的一端连接于第一编码器(06)，第一开关电容阵列02的另一端连接第一增益自举运算放大器(05)的反向输入端、第一开关电容(101)的一端和第一反馈电容(105)的一端，第一开关电容(101)的另一端连接第一自举开关(103)的一端，第一自举开关(103)的另一端接收输入ΔVin，第一反馈电容(105)的另一端接第一增益自举运算放大器(05)的电源正极。
3.根据权利要求2所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，上半部分采样电路和下半部分采样电路结构相同。
4.根据权利要求1所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，多级串联的编码器电路包括一个一级编码器和四个串联的二级编码器，一级编码器和二级编码器的编码方式不同，四个串联的二级编码器功耗逐级递减，每级均输出4位数字码。
5.根据权利要求4所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，编码器的输出幅值均为-0.25VREF～+0.25VREF。
6.根据权利要求1所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，二级编码器包括第二增益自举运算放大器(08)、第三开关电容阵列(11)和第四开关电容阵列(12)，第三开关电容阵列(11)和第四开关电容阵列(12)结构相同，在前一级采样保持输出时闭合，闭环增益为4倍，第三开关电容阵列(11)和第四开关电容阵列(12)输出到下一级的电压幅值与以及编码器输出电压幅值一致，二级编码器还包括第二flashADC(13)、第二编码器(14)、余差开关控制阵列(15)和串联电容开关阵列，第三开关电容阵列(11)接第二增益自举运算放大器(08)的反向输入端，第四开关电容阵列(12)接第二增益自举运算放大器(08)的同向输入端，第三开关电容阵列(11)和第四开关电容阵列(12)均连接一个串联电容开关阵列，第三开关电容阵列(11)与第二增益自举运算放大器(08)的电源正极之间连接第三反馈电容(107)，第四开关电容阵列(12)与第二增益自举运算放大器(08)的电源负极之间连接第四反馈电容(108)，第二编码器(14)连接第二flash ADC(13)和余差开关控制阵列(15)，第二flash ADC(13)连接第三开关电容阵列(11)和第四开关电容阵列(12)。
7.根据权利要求6所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，第三开关电容阵列(11)和第四开关电容阵列(12)相同，包括多组并联的开关电容电路，开关电容电路包括串联的自举开关和开关电容。
8.根据权利要求6所述的一种用于CMOS图像传感器芯片级ADC的双位移位校正系统，其特征在于，第二flash ADC由9个动态比较器构成，在一级编码器输出幅值-0.25VREF～+0.25VREF内。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101295987A (zh) * | 2007-04-25 | 2008-10-29 | 中国科学院微电子研究所 | 一种运放共享的乘法数字模拟转换电路及应用 |
| CN101582696A (zh) * | 2009-06-22 | 2009-11-18 | 中国电子科技集团公司第二十四研究所 | 用于流水线a/d转换器的单冗余位数字校正方法 |
| US7994960B1 (en) * | 2008-10-17 | 2011-08-09 | Marvell International Ltd. | Data converter with redundancy for error correction in polarity decision |
| CN105024697A (zh) * | 2015-08-28 | 2015-11-04 | 西安电子科技大学 | 带后台校准的12位高速流水线模数转换器 |
| WO2017091928A1 (zh) * | 2015-11-30 | 2017-06-08 | 复旦大学 | 基于动态振铃式运算放大器的高速流水线-逐次逼近型adc |
| CN107104671A (zh) * | 2016-02-19 | 2017-08-29 | 台湾积体电路制造股份有限公司 | 模/数转换器adc电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900749B2 (en) * | 2002-09-20 | 2005-05-31 | Sanyo Electric Co., Ltd. | Analog-to-digital conversion circuit |
-
2021
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101295987A (zh) * | 2007-04-25 | 2008-10-29 | 中国科学院微电子研究所 | 一种运放共享的乘法数字模拟转换电路及应用 |
| US7994960B1 (en) * | 2008-10-17 | 2011-08-09 | Marvell International Ltd. | Data converter with redundancy for error correction in polarity decision |
| CN101582696A (zh) * | 2009-06-22 | 2009-11-18 | 中国电子科技集团公司第二十四研究所 | 用于流水线a/d转换器的单冗余位数字校正方法 |
| CN105024697A (zh) * | 2015-08-28 | 2015-11-04 | 西安电子科技大学 | 带后台校准的12位高速流水线模数转换器 |
| WO2017091928A1 (zh) * | 2015-11-30 | 2017-06-08 | 复旦大学 | 基于动态振铃式运算放大器的高速流水线-逐次逼近型adc |
| CN107104671A (zh) * | 2016-02-19 | 2017-08-29 | 台湾积体电路制造股份有限公司 | 模/数转换器adc电路 |
Non-Patent Citations (1)
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|---|
| 一种基于40nm CMOS工艺12位60 MHz流水线模数转换器;谢灿;魏子辉;黄水龙;;微电子学与计算机(第11期);54-59 * |
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