CN107104671A - 模/数转换器adc电路 - Google Patents

模/数转换器adc电路 Download PDF

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CN107104671A CN201710086209.8A CN201710086209A CN107104671A CN 107104671 A CN107104671 A CN 107104671A CN 201710086209 A CN201710086209 A CN 201710086209A CN 107104671 A CN107104671 A CN 107104671A
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Abstract

本发明实施例涉及一种模/数转换器ADC电路。本发明实施例还提供一种模拟/时间转换器电路包含电流源；第一放大器，经由第一放电开关而耦合到所述电流源；以及第二放大器，经由第二放电开关而耦合到所述第一放大器；其中所述第一放大器经配置以接收模拟输入信号的残余信号，在所述第一放大器被开启之后，所述第一放大器放大所述残余信号以产生输出信号，并且同时所述电流源对所述残余信号进行放电，在所述第二放电开关被开启之后，所述第二放大器检测所述输出信号何时等于零，以便确定所述输出信号的放电持续时间。

Description

模/数转换器ADC电路
技术领域
本揭露涉及一种模/数转换器ADC电路。
背景技术
模/数转换器(analog-to-digital converter，ADC)是将模拟信号转换为数字数据的装置或电路元件。例如，数字数据可包含一些不同的数字代码，并且各个数字代码可对应于模拟信号的独特电压或电流电平。
互补金属氧化物半导体(CMOS)技术的进展已经大幅改进系统性能，所述系统通常需要ADC作为界面。随着这些系统的性能持续改进，模/数转换的性能变得更重要，这是由于模/数转换开始成为性能与功率消耗的瓶颈。除了考量功率消耗，在此规模的CMOS技术中，设计ADC的一些挑战包含例如较高的分辨率、较高的取样速度导致较高的带宽等等。
发明内容
本揭露的一些实施例提供一种模/数转换器(ADC)电路，经配置以接收模拟输入信号并且将所述模拟输入信号转换为数字输出信号，所述模/数转换器电路包括第一部分，包括次ADC电路，其经配置以接收所述模拟输入信号并且将所述模拟输入信号转换为第一数字信号，其中所述第一数字信号代表所述数字输出信号的一或多个最高有效位(MSB)；次数/模转换器(DAC)电路，其经配置以接收与转换所述第一数字信号，以提供第二模拟信号；减法电路，其经配置以从所述模拟输入信号减去所述第二模拟信号，以提供残余信号；以及模拟/时间转换器(ATC)电路，其经配置以通过同时放大与放电所述残余信号而确定放电持续时间；以及第二部分，其耦合到所述第一部分以及经配置以接收所述放电持续时间并且使用所述放电持续时间，以提供第二数字信号，其代表所述数字输出信号的一或多个最低有效位(LSB)。
附图说明
为协助读者达到最佳理解效果，建议在阅读本揭露时同时参考附图和其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。
图1是根据一些实施例说明比较不同形式的模/数转换器(ADC)的性能特性的例示图表。
图2是根据一些实施例说明混合模/数转换器(ADC)的例示框图。
图3是根据一些实施例说明图2的混合模/数转换器(ADC)的第一部分的例示图。
图4是根据一些实施例说明控制图3的混合模/数转换器(ADC)的多个开关(switches)的例示信号波形。
图5是根据一些实施例说明图3的混合模/数转换器(ADC)的第一部分的例示图。
图6是根据一些实施例说明在图3的混合模/数转换器(ADC)的节点处的信号的快速傅里叶变换(fast Fourier transform，FFT)。
图7是根据一些实施例说明图2的混合模/数转换器(ADC)的时间到数字转换器(time-to-digital converter，TDC)的例示图。
图 8是根据一些实施例说明比较多个模/数转换器(ADC)的品质因数(Figure-of-Merit，FOM)的例示图。
图9是根据一些实施例说明通过图2的混合模/数转换器(ADC)将模拟输入信号转换为数字输出信号的方法的流程图。
具体实施方式
本揭露提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。为简化说明起见，本揭露也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。
另外，本揭露在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图式中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图式中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭露所使用的这些空间相关叙述可以同样方式加以解释。此外，可理解当一元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或是有一或多个中间元件存在。
图1是根据一些实施例，说明图式100比较各种常规的模/数转换器(ADC)与所提出的混合ADC的一些例示性能特性。在图1所示的范例中，所比较的性能特性包含对于各个ADC的如图100的x轴所示的转换速度(样本/秒)与图100的y轴所示的分辨率(位)。通常，ADC的“分辨率”是指ADC在模拟信号的范围可提供的一些离散值(discrete value)。这些值是以二位形式存储，因而分辨率通常以“位”表示。例如，具有2位分辨率的ADC经配置以将模拟信号的振幅转换为4个(因22＝4)不同阶层其中之一。“转换速度”一词通常是指ADC可多快取样一模拟信号或是ADC在一段时间内可提供多少个样本，表示为“样本/秒”或“Hz”。
继续参考图1，比较多个常规的ADC与所提供的混合ADC 102。如图1所示，根据一些实施例，所提供的ADC 102为电压域流水线(voltage domain pipeline)ADC与时间域流水线(time domain pipeline)AC之间的混合，合并各自的一些特征，进一步详述如下。在非限定范例中，多个常规的ADC包含快闪ADC、时间交错(time-interleaving)ADC、折叠(folding)ADC、内插(interpolating)ADC、时间域流水线(TDP)ADC、电压域流水线ADC、集成(integrating)ADC、以及/或所述领域中任何已知的ADC变异。所述领域中已知(还如图1所示)存在ADC的分辨率与转换速度之间的取舍。即，具有较高分辨率的ADC(其还可产生较多位)通常为较低转换速度(即较慢)；具较快转换速度的ADC通常为较低分辨率。通过比较电压域流水线ADC与时间域流水线ADC可优选理解非限制范例，如图1的图式100所示。如图1所示，根据一些实施例，相较于时间域流水线ADC，所提出的混合ADC 102具有更高的分辨率，而维持比电压域流水线ADC更快的转换速度。
图2是根据一些实施例说明混合ADC 200的例示架构。如图2所示，混合ADC 200包含单一阶段，所述单一阶段包含第一部分101以及连接到第一部分202的第二部分204。第一部分202经配置以接收输入信号(例如Vin)，并且提供放电持续时间“Tdis”到第二部分204。再者，混合ADC 200包含数字误差校正电路206，其耦合到第一部分202与第二部分204，并且经配置以第一部分202接收输入信号的一或多个最高有效位信号(most significant bit，MSB)以及从第二部分204接收输入信号的一或多个最低有效位信号(least significantbit，LSB)。在一实施例中，MSB信号包括3位，以及LSB信号包括10位。
除了分别接收来自第一与第二部分202与204的MSB和LSB之外，数字误差校正电路206还可接收来自第一部分202的一或多个冗余位。通常，此冗余位可包含数字加法器与/或半加法器，并且如果有次ADC 210引起的误差，那么冗余位可被数字误差校正电路206使用以校正由次ADC 210引起的误差。在一些实施例中，冗余位可包含于MSB中。再根据一些实施例，数字误差校正电路206经配置以基于所接收到的MSB与LSB而提供数字输出“Dout”，并且此数字输出“Dout”可包含一些位，其是所接收到的MSB与LSB数据的位加总。在一例示实施例中，混合ADC 200的第一部分202提供的MSB可具有2位，并且混合ADC 200的第二部分204提供的LSB可具有10位，因而数字输出“Dout”可具有12位。在另一范例中，混合ADC 200的第一部分202提供的MSB可具有3位(2位加误差校正的1冗余位)，以及混合ADC 200的第二部分204提供的LSB可具有10位。因此，虽然数字误差校正电路206接收来自第一与第二部分的13位，然而数字误差校正电路206可提供具12位的数字输出“Dout”同时使用用于校正的冗余位。
在一些其它的实施例中，混合ADC 200可包含两个或多于两个阶段。例如，混合ADC200可包含额外的阶段，并且所述额外的阶段可包含第一部分与第二部分，二者皆耦合到数字误差校正电路206。此额外的阶段(2nd阶段)的第一部分可类似于1st阶段的第一部分202，以及/或此额外的阶段(2nd阶段)的第二部分可类似于1st阶段的第二部分204。
参考图2，第一部分202包含取样保持(hold)(S/H)电路208、耦合到S/H块208的次ADC电路210、耦合到次ADC电路210的次数/模转换器(DAC)电路212、耦合到次DAC电路212与S/H块208的减法电路214、电流源216、耦合到电流源216的放电开关218、经由减法电路214而耦合到放电开关218与次DAC电路212的开环残余放大器(open loop residueamplifier，OLA)220、以及耦合到OLA 220的零交叉检测器(zero crossing detector，ZCD)224。
根据一些实施例，S/H块208经配置以接收输入信号Vin，根据不同的实施例，输入信号Vin为电压域(voltage domain)中的模拟信号。然而，各种模拟信号中的任一者，例如，电流域(current domain)中的模拟信号可被S/H块208接收，仍属于本揭露的范围之内。在一些实施例中，次ADC电路210经配置以提供输入信号Vin的MSB(即输入信号Vin的转换的数字位元的第一部分)到数字误差校正电路206。通常，次DAC电路212耦合到次ADC电路210，将数字信号(即MSB)转换返回为模拟信号。减法电路214耦合到次DAC电路212与S/H块208，经配置以提供残余信号(即输入信号的未被次ADC电路210转换的剩余部分)，将详细描述如下。电流源216经配置以提供所述残余信号的放电路径。OLA 220经配置以放大所述残余信号，并且耦合到OLA 220的ZCD 224经配置以确定与(经放大的)残余信号相关的放电持续时间。根据不同的实施例，第一部分202的操作进一步详细描述如下关于图3、4与5。
第二部分204包含脉冲产生器226与时间到数字转换器(time-to-digitalconverter，TDC)228。脉冲产生器226接收所确定的放电持续时间并且经配置以产生脉冲信号(例如时间域(time domain)信号TP，其具有脉冲宽度等于所确定的放电持续时间)。如下将更详细讨论的，TDC 229经配置以使用来自脉冲产生器226的时间域信号TP，以提供输入信号Vin的LSB(即输入信号Vin的转换的数字位的第二/剩余部分)到数字误差校正电路206。第二部分204的操作进一步详细描述如下。
根据不同的实施例，所揭露的混合ADC提供优于常规ADC的许多优点。例如，在一些实施例中，混合ADC可使用单一阶段(于电压域)，将模拟信号转换为具有分辨率超过12位的数字位，而不牺牲混合ADC的转换速度。即，使用所揭露的混合ADC，可排除常规流水线(pipelined)ADC(例如电压域流水线ADC与/或时间域流水线ADC)的常见的分辨率与转换速度间的取舍。此外，随着次微米与/或深次微米CMOS技术越来越进步，在ADC中使用单一阶段(于电压域)还可通过所述ADC提供更有利的功率消耗。
可通过图3而得以更加理解混合ADC的上述优点，图3是根据不同的实施例说明混合ADC的第一部分202的例示架构。为了简化说明，关于图3的讨论结合图4与图5。
如图3所示，第一部分202包含S/H电路308、次ADC 310、电流源216、放电开关318与OLA 320以及ZCD 324，与图2所示的对应的电路或装置类似或相同。在一些实施例中，电流源316、放电开关318与OLA 320以及ZCD 324可实施为模拟/时间转换器电路，或是电压/时间转换器电路。在一些实施例中，第一放电开关318串联连接电流源316，以及第二放电开关 321耦合在OLA 320与ZCD324之间。在图3的实施例中，使用第一多个开关与第二多个开关 与取样开关以及电容器C1、C2、C3与C4，以实施图2的第一次DAC212与减法电路214。混合ADC 200的第一部分202的多个节点标示为节点326-1、326-2、326-3、326-4、X、Y1、Y2、Y3、Y4与Z。在一些实施例中，第一部分202进一步包含偏移电路(offset circuit)322，其包括开关以及电容器COS。
在一些实施例中，节点326-1到326-4耦合到次ADC 210，并且所述节点各自经配置以接收来自次ADC 310的至少一数字位。例如，节点326-1可接收来自次ADC 310的数字位“d1”；节点326-2可接收来自次ADC 310的数字位“d2”；节点326-3可接收来自次ADC 310的数字位“d3”；节点326-4可接收来自次ADC 310的数字位“d4”。数字位d1到d4可组成输入信号Vin的MSB，并且数字位d1到d4可被提供到图2的数字误差校正电路206。虽然图3所示的实施例仅绘示4个数字位，但可通过次ADC 310提供更多或更少的数字位而仍属于本揭露的范围内。
参考图3，第一多个开关与各自耦合于节点X与个别节点Y(例如Y1、Y2、Y3或Y4)之间；第二多个开关与各自耦合于相关节点(例如326-1、326-2、326-3或326-4)与个别节点Y其中之一之间；电容器C1、C2、C3与C4各自耦合于节点Y其中之一与节点Z之间。例如，耦合于节点X与节点Y1之间，以及电容器C1耦合于节点Y1与节点Z之间；耦合于节点326-1与节点Y1之间。同样地，耦合于节点X与节点Y2之间，以及电容器C2耦合于节点Y2与节点Z之间；耦合于节点326-2与节点Y2之间。耦合于节点X与节点Y3之间，以及电容器C3耦合于节点Y3与节点Z之间；耦合于节点326-3与节点Y3之间。耦合于节点X与节点Y4之间，以及电容器C4耦合于节点Y4与节点Z之间；耦合于节点326-4与节点Y4之间。
关于偏移电路322，开关耦合于接地与电容器COS之间；开关耦合于电容器COS与供应电压VOS之间。在一些实施例中，第一多个开关与是相同的并且受到相同的时钟信号(例如图4的信号402)同步控制；第二多个开关与是相同的并且受到相同的时钟信号(例如图4的信号406)同步控制。然而，在一些其它的实施例中，第一与第二多个开关中的每一个可彼此不同，以及/或可受到个别时钟信号的控制。为求清楚说明，第一多个开关为相同的，因而于以下说明中皆称为同样地，第二多个开关为相同的，因而于以下说明中皆称为
在一些实施例中，包含与的多个开关可包含晶体管，例如金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(bipolar junction transistor，BJT)、闸流晶体管(thyristor)、以及/或所述领域中已知的各种晶体管其中之一。
图4是说明信号402、404、406与408的波形以分别控制开关与以及在以下的说明中，开关与受到相同信号(例如406)控制。各个信号随着时间变化具有高态(high state)与低态(low state)。通常，当信号从低态过渡到高态时，它被称为信号的上升边缘，相当于相关的开关被开启。并且当信号从高态过渡到低态时，它被称为信号的下降边缘，相当于相关的开关被关闭。在一些实施例中，通过时钟电路产生控制信号，所述时钟电路例如振荡器与/或所述领域中任何合适的已知电路。
同时参考图3、4与5，根据一些例示实施例，讨论混合ADC的操作。在一些实施例中，在时间t1，开关与被开启。因此，输入信号Vin至少部分先被次ADC310数字化成为数字位d1、d2、d3与d4，并且如图3所示，节点Y1、Y2、Y3与Y4现在经由S/H电路308而连接到输入信号Vin。根据一些实施例，数字化的位d1到d4可对应于输入信号Vin的第一部分，其中数字位d1到d4组成输入信号Vin的MSB。参考图4，在时间t2，开关与被关闭。在时间t3，开关被关闭。在开关被开启的时间间隔(t1到t3)期间，节点Y1到Y4各自的电压电平可在Vin附近。在时间t4，开关被开启，并且因而，节点Y1到Y4各自耦合到节点326-1到326-4其中之一；节点326-3耦合到节点Y3；以及节点326-4耦合到节点Y4。
在一些实施例中，由于开关被开启(从时间t4开始)，节点Y1到Y4各自的电压电平可经由相关的电容器C1到C4从Vin过渡到参考电压Vref附近乘以对应的数字位(即Vref×di，其中i可为1、2、3或4)，因而产生在节点Z产生残余电压Vres，其中Vres构成Vin与Vref×di之间的差。特别地，电容器C1到C4各自可作为减法器，用以从输入电压Vin减去耦合的参考电压Vref乘以数字位(例如Vref×d1、Vref×d2、Vref×d3或Vref×d4)。因此，残余电压Vres是输入信号Vin未被数字化的剩余部分。可通过电压源提供参考电压Vref(为达清楚说明的目的，未绘示于图3中)。在一些实施例中，残余电压表示为
在一些实施例中，从时间t4开始，电压Vos可经由电容器Cos耦合到节点Z的残余电压Vres成为偏移电压(offset voltage)。因此，节点Z的电压可表示为Vres+Vos。根据一些实施例，通过ZCD 324将Vos加到Vres增加脉冲输出的宽度，否则对于正确检测的目的来说，其可能太小。
参考图4，在时间t5，放电开关 318与321被开启，而开关维持被开启。由于放电开关被开启，经由电流源316提供放电路径，并且可对应改变OLA 320的输出电压。即，从时间t5，节点Z的电压被放电(经由电流源316)并且同时(通过OLA 320)被放大。因此，所揭露的混合ADC的带宽并不受限于斜坡信号(ramp signal)的频率与/或计数器时钟信号(counter clock signal)的频率作为参考信号以将模拟信号转换为各自与时间域信息相关的数字位群组，这在常规的时间域流水线ADC为常见的。
现在请参考图5，OLA 320的输出电压(Vo)可表示为(Vres+Vos-IdisTdis/CT)Aol，其中Idis为电流源316提供的电流电平，Tdis为放电持续时间，其而后可被ZCD 324抽取，CT为节点Z的均等电容值，Zol为OLA 320的增益(gain)。而后，以ZCD 324比较输出电压Vo与接地(即零电压)。即，ZCD 324检测输出电压Vo何时等于零，以及一旦输出电压Vo等于/越过零，基于方程式(Vres+Vos)CT/Idis(当Vo＝0)，开关与放电开关被关闭(于时间t6)，并且ZCD 324经配置以提供放电持续时间(Tdis)的值。根据一些实施例，Tdis的值是独立而非依靠OLA 320的增益(Aol)。因此，Tdis线性取决于残余电压Vres与偏移电压Vos，并且因而实质无任何与先前技术中与OLA 320相关的常见的各种非线性问题。
当考量信号Tp(即第二部分204所使用的时间域信号以提供输入信号Vin的LSB)的快速傅里叶变换(fast Fourier transform，FFT)，可优选理解可能与Tdis相关的非线性抑制因素，如图6的信号602所示，相较于电压域信号Vres的FFT，如图6的信号604所示。如图6所示，602中主要的时间域非性表示为三次谐波失真(third harmonic distortion，HD3)约为-84dB，而604中均等的电压域(即在放电开关被开启之前于节点Z的残余电压表示)非线性约45dB，因而对于整体转换线性提供显著的改进。在本实施例中，时间域脉冲信号Tp与其持续时间Tdis相关。即，脉冲信号Tp的时间域脉冲宽度等于持续时间Tdis。通常，未使用此OLA 320，常规的ADC使用闭环放大器，以放大残余信号。闭环放大器需要反馈环路。而后，通过反馈电路，可导入至少一非线性项目(nonlinear item)到放大的电压(例如Vo)。形成鲜明对比，使用不需要反馈环路的OLA 320，放大的(输出)电压Vo未包含非线性因素(由放大器导入)，因而基于输出电压Vo而具有持续时间Tdis的脉冲信号Tp已抑制非线性因素。如上所述且如图6所示，相较于信号602(即包含经由OLA 320处理的持续时间Tdis的脉冲信号Tp的FFT)，信号604(即未受到OLA 320处理的残余信号Vres的FFT)显示较少抑制非线性因素。因此，相较于电压域信号Vres，时间域信号Tp的非线性较受到抑制，这是本实施例中的OLA 320所提供的各种优点之一。
在一些实施例中，脉冲产生器226产生具有持续时间Tdis的脉冲信号Tp。在此特定实施例中，当放电开关被开启时(即在时间t5)，脉冲产生器226开始产生脉冲信号，以及在时间t6，一旦ZCD 224/324确定Tdis的值，脉冲产生器226提供具有持续时间的脉冲信号Tp到TDC 228，并且停止产生脉冲信号，直到而后受到放电开关的另一开启行为启动。
在一些其它的实施例中，相较于上述实施例中脉冲信号Tp是由脉冲产生器226产生，ZCD 324另经配置以直接提供如上述具有持续时间Tdis的时间域脉冲信号Tp至到混合ADC 200的TDC 228。参考图2，TDC 228可使用接收的信号Tp，以提供组成输入信号Vin的LSB的数字位到数字误差校正电路206。在一些实施例中，输入信号的LSB可由TDC 228提供。
图7是说明TDC 228的例示实施例。在所述实施例中，TDC 228包含数字延迟线(delay-line)为基础的TDC，其包含一连串缓冲器(例如702、704以及上到706)以及另一连串触发器(flip-flop)/比较器(708、710以及上到712)，其各自连接到所述缓冲器之一的输出，如图7所示。更特别地，由ZCD 224/324与/或脉冲产生器226提供的起始信号701沿着所述连串的缓冲器起伏(ripple)，其中所述缓冲器各自经配置以提供延迟(例如td)到起始信号701，因而在各个缓冲器的输出处产生更加延迟的起始信号。所述触发器各自经配置以于停止信号703(由ZCD 224/324与/或脉冲产生器226提供)的上升边缘上取样所述延迟的起始信号的状态，并且提供至少一数字位(例如714、716以及上到718)到数字误差校正电路206。如上所述，在一些实施例中，TDC 228提供的此数字位可组成输入信号Vin的LSB。虽然TDC 228实施为图7所示的数字延迟线为基础的TDC，然而包括电压控制的延迟单元、延迟锁定环路(delay locked loop，DLL)等等的TDC包含于且/或实施为TDC 228，而仍属于本揭露的范围之内。
图8是根据一些实施例说明所揭露的混合ADC与其它常规的ADC的品质因数(figure of merit，FOM)。通常，ADC的品质因数可定义为FOM(dB)＝SNDR+10×log(BW/Power)，其中SNDR是指ADC的信号对噪声以及失真(distortion)比例，BW是指ADC的带宽，以及Power是指ADC的功率消耗。如图8所示，图表的x轴为各个ADC的奈奎斯特(Nyquist)频率，图表的y轴为各个ADC的FOM，“○”符号是指单一信道ADC，“Δ”符号是指时间交错ADC，虚线是指主要的FOM包络(prevailing FOM envelope)，其代表常规的ADC所受限的假设的FOM阈值(threshold)。图8的星号代表所揭露的混合ADC的FOM。在图8所示的实施例中，所揭露的混合ADC的FOM胜过主要的FOM包络(prevailing FOM envelope)，这表示所揭露的混合ADC的FOM改进性能特性优于常规的ADC。
下表是根据一些实施例说明所揭露的ADC的各种额外特性。
图9是根据不同的实施例说明方法900将模拟输入信号转换为数字输出信号的流程图。在不同的实施例中，通过图2、3与5所述的元件中的至少一者进行方法900。为达说明的目的，结合图2与图3说明方法900的以下实施例。所述的方法900的实施例仅为范例，因而各种操作可被省略、重新排序、与/或增加，而仍属于本揭露的范围内。
方法900开始于操作902，其中次ADC电路210经由S/H块208接收模拟输入信号。在以下所述的特定实施例中，模拟输入信号为电压域信号，此后称为Vin。在一些实施例中，在接收模拟输入信号Vin之后，次ADC电路210将模拟输入信号Vin转换为一或多个数字位(即操作904)，其中如上所述，此数字位可组成模拟数字信号Vin的MSB。
方法900进行到操作906，其中次DAC 212接收数字位并且将数字位转换返回为第二模拟信号。接着，在操作908，减法电路214从模拟输入信号减去第二模拟信号而提供残余电压信号Vres。在一些实施例中，例如，图3的偏移电路322提供的偏移电压信号Vos可被加到残余电压信号Vres。而后，在时间脉冲(time pulse)被耦合到TDC 228之前，可通过脉冲产生器电路226处理(减去)此增加的偏移电压信号Vos。
方法900进行到操作910，其中电流源216经由放电开关218放电残余电压信号Vres，同时开环残余放大器220同时放大Vres信号。在一些实施例中，开环残余放大器220提供输出电压信号Vo到ZCD 224，如上所述且如图5所示。参考图9，方法900进行到操作912，其中ZCD224检测输出电压信号Vo何时等于零，以确定放电持续时间Tdis并且据以提供所确定的放电持续时间Tdis到第二部分204。
方法900进行到操作914，其中第二部分204的脉冲产生器226接收放电持续时间Tdis，并且产生具有放电持续时间Tdis的时间域脉冲信号Tp。而后，方法900继续操作916，其中TDC 228转换脉冲信号Tp以提供一或多个数字位，其中如上所述，此数字位可组成模拟输入信号Vin的LSB。在一些特定的实施例中，可通过TDC 228进行由时间域信号Tp到LSB的转换。在一些实施例中，分别由次ADC电路210与TDC 228提供MSB与LSB到数字误差校正电路206，因而数字误差校正电路206可基于所述MSB与LSB，提供数字输出信号。
在一实施例中，揭露模/数转换器(ADC)电路，用以接收模拟输入信号，并且将所述模拟输入信号转换为数字输出信号。ADC电路包含第一部分与第二部分。第一部分包含次ADC电路，其经配置以接收模拟输入信号，并且将模拟输入信号转换为第一数字信号，其中所述第一数字信号代表所述数字输出信号的一或多个最高有效位(MSB)；次数/模转换器(DAC)电路，经配置以接收且转换所述第一数字信号，以提供第二模拟信号；减法电路，经配置以从模拟输入信号减去第二模拟信号，以提供残余信号；以及模拟/时间转换器(ATC)电路，经配置以通过同时放大与放电残余信号而确定放电持续时间。耦合到第一部分的第二部分经配置以接收放电持续时间，并且使用放电持续时间以提供第二数字信号，其代表数字输出信号的一或多个最低有效位(LSB)。
在另一实施例中，揭露模拟/时间转换器(ATC)。ATC电路包含电流源；第一放大器，经由第一放电开关而耦合到所述电流源；以及第二放大器，经由第二放电开关而耦合到所述第一放大器；其中第一放大器经配置以接收模拟输入信号的残余信号，在第一放大开关开启后，第一放大器放大所述残余信号，以产生输出信号，并且同时电流源放大所述残余信号，在第二放电开关开启后，第二放大器检测输出信号何时等于零，以便确定输出信号的放电持续时间。
在另一实施例中，揭露通过模/数转换器(ADC)转换模拟输入信号为输出数字信号的方法。所述方法包含接收所述模拟输入信号；将所述模拟输入信号转换为第一数字信号，其代表所述数字输出信号的一或多个最高有效位(MSB)；接收所述第一数字信号并且转换所述第一数字信号以提供第二模拟信号；从所述模拟输入信号减去所述第二模拟信号，以产生残余信号；同时放电与放大所述残余信号，从而提供输出信号；检测所述输出信号何时等于，一年确定放电持续时间；产生时间域脉冲信号，其具有等于所确定的放电持续时间的脉冲宽度；以及将所述时间域脉冲信号转换为第二数字信号，其代表所述数字输出信号的一或多个最低有效位(LSB)。
前述内容概述一些实施方式的特征，因而所属领域的技术人员可更加理解本揭露的各方面。所属领域的技术人员应理解可轻易使用本揭露作为基础，用于设计或修饰其它工艺与结构而实现与本申请案所述的实施例具有相同目的与/或达到相同优点。所属领域的技术人员还应理解此均等架构并不脱离本揭露揭示内容的精神与范围，并且所属领域的技术人员可进行各种变化、取代与替换，而不脱离本揭露的精神与范围。
元件符号说明
200 混合模/数转换器
202 第一部分
204 第二部分
206 数字误差校正电路
208 取样保持电路
210 次模/数转换器电路
212 次数/模转换器
214 减法电路
216 电流源
218 放电开关
220 开环残余放大器
224 零交叉检测器
226 脉冲产生器
228 时间到数字转换器
308 取样保持电路
310 次模/数转换器
316 电流源
318 放电开关
320 开环残余放大器
321 放电开关
322 偏移电路
324 零交叉检测器
326-1 节点
326-2 节点
326-3 节点
326-4 节点
402 信号
404 信号
406 信号
408 信号
602 信号
604 信号
701 起始信号
702 缓冲器
703 停止信号
704 缓冲器
706 缓冲器
708 比较器
710 比较器
712 比较器
714 数字位
716 数字位
718 数字位

Claims (1)

1.一种模/数转换器ADC电路，经配置以接收模拟输入信号并且将所述模拟输入信号转换为数字输出信号，所述模/数转换器电路包括：
第一部分，包括：
次ADC电路，其经配置以接收所述模拟输入信号并且将所述模拟输入信号转换为第一数字信号，其中所述第一数字信号代表所述数字输出信号的一或多个最高有效位MSB；
次数/模转换器DAC电路，其经配置以接收与转换所述第一数字信号，以提供第二模拟信号；
减法电路，其经配置以从所述模拟输入信号减去所述第二模拟信号，以提供残余信号；以及
模拟/时间转换器ATC电路，其经配置以通过同时放大与放电所述残余信号而确定放电持续时间；以及
第二部分，其耦合到所述第一部分以及经配置以接收所述放电持续时间并且使用所述放电持续时间，以提供第二数字信号，其代表所述数字输出信号的一或多个最低有效位LSB。
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