CN110752845B - 一种量化信号时间差值电路 - Google Patents

Abstract

本发明公开了一种量化信号时间差值电路，该电路包括电压时间转换模块、环振内插模块、第一采样模块、计数模块、第二采样模块、时间放大模块、编码模块、第一处理模块和第二处理模块。本发明通过增加时间放大模块，在对量化的时间信号进行放大的同时，对放大后的时间信号通过D触发器进行采样处理得到标志信号，该标志信号用来控制量化电路误差的修正，从而大幅度提升了量化时间差值的量化精度，使得ADC模数转化器性能达到要求。

Description

一种量化信号时间差值电路

技术邻域

本发明属于ADC模数转换器技术领域，具体涉及一种量化信号时间差值电路。

背景技术

随着数字信号处理速度的不断提高，对模数转换器(Analog-to-DigitalConverter，简称ADC)的要求越来越高。在时间域ADC模数转换器中，电压时间转换器(Voltage to time converter，简称VTC)作为其重要部分，直接影响着ADC模数转换器的转换速率、精度等。

传统ADC模数转换器中，对于VTC转换后的时间信号START与时间信号STOP的量化是利用时钟信号对需要计量的时间范围通过计数器来进行计数，然后根据输出的计数值来量化时间差值，这种量化方式的最小分辨率只能达到最小的时钟周期，其性能已经远远无法达到要求。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种量化信号时间差值电路。

本发明实施例提供了一种量化信号时间差值电路，该电路包括：

电压时间转换模块、环振内插模块、第一采样模块、计数模块、第二采样模块、时间放大模块、编码模块、第一处理模块和第二处理模块，其中，

所述电压时间转换模块，用于分别对第一输入电压信号和第二输入电压信号进行电压信号转换处理，得到第一时间信号和第二时间信号；

所述环振内插模块，用于产生2^N个相移信号，N为大于2的整数；

所述第一采样模块，连接所述电压时间转换模块和所述环振内插模块，用于分别根据所述第一时间信号、所述第二时间信号对所述2^N个相移信号进行采样处理，得到第一温度计码信号和第二温度计码信号；

所述计数模块，连接所述环振内插模块，用于根据所述2^N个相移信号中第M个相移信号进行计数处理，得到K个计数值，M、K为大于0的整数；

所述第二采样模块，连接所述电压时间转换模块和所述计数模块，用于分别根据所述第一时间信号、所述第二时间信号对所述K个计数值中的第L个计数值进行采样处理，得到第一采样信号和第二采样信号，其中，0<L≤K；

所述时间放大模块，连接所述电压时间转换模块，用于对所述第一时间信号、所述第二时间信号进行放大、采样处理，得到第一标志信号、第二标志信号、第三标志信号和第四标志信号；

所述编码模块，连接所述第一采样模块，用于分别对所述第一温度计码信号和所述第二温度计码信号进行编码处理，得到第三采样信号和第四采样信号；

所述第一处理模块，连接所述编码模块和所述第二采样模块，用于分别对所述第一采样信号和所述第三采样信号、所述第二采样信号和所述第四采样信号进行拼接处理，得到第一拼接采样信号和第二拼接采样信号；

所述第二处理模块，连接所述时间放大模块和所述第一处理模块，用于根据所述第一标志信号、所述第二标志信号、所述第三标志信号和所述第四标志信号对所述第一拼接采样信号和所述第二拼接采样信号进行运算处理，得到所述量化信号时间差值。

在本发明的一个实施例中，所述第一采样模块包括触发器DFF1和触发器DFF2，其中，

所述触发器DFF1的时钟输入端与所述电压时间转换模块的第一输出端连接，所述触发器DFF1的数据输入端与所述环振内插模块连接，所述触发器DFF1的第一输出端与所述编码模块连接，所述触发器DFF1的第二输出端悬空；

所述触发器DFF2的时钟输入端与所述电压时间转换模块的第二输出端连接，所述触发器DFF2的数据输入端与所述环振内插模块连接，所述触发器DFF2的第一输出端与所述编码模块连接，所述触发器DFF2的第二输出端悬空。

在本发明的一个实施例中，所述第二采样模块包括触发器DFF3和触发器DFF4，其中，

所述触发器DFF3的时钟输入端与所述电压时间转换模块的第一输出端连接，所述触发器DFF3的数据输入端与所述计数模块连接，所述触发器DFF3的第一输出端与所述第一处理模块连接，所述触发器DFF3的第二输出端悬空；

所述触发器DFF4的时钟输入端与所述电压时间转换模块的第二输出端连接，所述触发器DFF4的数据输入端与所述计数模块连接，所述触发器DFF4的第一输出端与所述第一处理模块连接，所述触发器DFF4的第二输出端悬空。

在本发明的一个实施例中，所述时间放大模块包括时间放大器、第三采样模块和第四采样模块，其中，

所述时间放大器，连接所述电压时间转换模块，用于分别对所述第一时间信号、所述第二时间信号进行放大处理，得到第一放大时间信号和第二放大时间信号；

所述第三采样模块，连接所述时间放大器，用于分别根据所述第二放大时间信号和所述第一放大时间信号对所述第一放大时间信号和所述第二放大时间信号进行采样处理，得到所述第一标志信号和所述第二标志信号；

所述第四采样模块，连接所述时间放大器和所述电压时间转换模块，用于分别根据所述第一时间信号和所述第二时间信号对所述第一放大时间信号和所述第二放大时间信号进行采样处理，得到所述第三标志信号和所述第四标志信号。

在本发明的一个实施例中，所述时间放大器包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、第一非门反相器和第二非门反相器，其中，

所述晶体管M1的栅极、所述晶体管M2的栅极、所述晶体管M3的栅极与所述电压时间转换模块的第一输出端连接，所述晶体管M6的栅极、所述晶体管M7的栅极、所述晶体管M8的栅极与所述电压时间转换模块的第二输出端连接，所述晶体管M1的漏极与所述晶体管M2的漏极、所述晶体管M3的漏极、所述晶体管M10的栅极、所述第一非门反相器的输入端连接，所述晶体管M2的源极与所述晶体管M4的漏极连接，所述晶体管M3的源极与所述晶体管M5的漏极连接，所述晶体管M5的栅极与所述晶体管M6的漏极、所述晶体管M7的漏极、所述晶体管M8的漏极、所述第二非门反相器的输入端连接，所述晶体管M7的源极与所述晶体管M9的漏极连接，所述晶体管M8的源极与所述晶体管M10的漏极连接，所述晶体管M1的源极、所述晶体管M6的源极、所述晶体管M4的栅极、所述晶体管M9的栅极均连接VDD，所述晶体管M4的源极、所述晶体管M5的源极、晶体管M9的源极、所述晶体管M10的源极均连接GND，所述第一非门反相器的输出端与所述第三采样模块连接、所述第四采样模块连接，所述第二非门反相器的输出端与所述第三采样模块连接、所述第四采样模块连接。

在本发明的一个实施例中，所述晶体管M5和所述晶体管M10的宽长比相同，所述晶体管M1、所述晶体管M2、所述晶体管M3、晶体管M4、所述晶体管M6、所述晶体管M7、所述晶体管M8和所述晶体管M9的宽长比相同，且所述晶体管M5的宽长比为所述晶体管M4的宽长比的2倍。

在本发明的一个实施例中，所述第三采样模块包括触发器DFF5和触发器DFF6，其中，

所述触发器DFF5的时钟输入端与所述第一非门反相器的输出端连接，所述触发器DFF5的数据输入端与所述第二非门反相器的输出端连接，所述触发器DFF5的第一数据输出端与所述第二处理模块连接，所述触发器DFF5的第二数据输出端悬空；

所述触发器DFF6的时钟输入端与所述第二非门反相器的输出端连接，所述触发器DFF6的数据输入端与所述第一非门反相器的输出端连接，所述触发器DFF6的第一数据输出端与所述第二处理模块连接，所述触发器DFF6的第二数据输出端悬空。

在本发明的一个实施例中，所述第四采样模块包括触发器DFF7、触发器DFF8、第三非门反相器和第四非门反相器，其中，

所述第三非门反相器的输入端与所述电压时间转换模块的第一输出端连接，所述第三非门反相器的输出端与所述触发器DFF7的时钟输入端连接，所述触发器DFF7的数据输入端与所述第一非门反相器的输出端连接，所述触发器DFF7的第一数据输出端与所述第二处理模块连接，所述触发器DFF7的第二数据输出端悬空；

所述第四非门反相器的输入端与所述电压时间转换模块的第二输出端连接，所述第四非门反相器的输出端与所述触发器DFF8的时钟输入端连接，所述触发器DFF8的数据输入端与所述第二非门反相器的输出端连接，所述触发器DFF8的第一数据输出端与所述第二处理模块连接，所述触发器DFF8的第二数据输出端悬空。

在本发明的一个实施例中，所述环振内插模块包括A个环振子电路、A个第一内插电路和A第二内插电路，A为大于1的整数，其中，

第a个所述环振子电路的第一输出端与第a+1个所述环振子电路的第一输入端、第a个所述第一内插电路的第二输入端、第a+1个所述第一内插电路的第一输入端连接，第a个所述环振子电路的第二输出端与第a+1个所述环振子电路的第二输入端、第a个所述第二内插电路的第二输入端、第a+1个所述第二内插电路的第一输入端连接，其中，0<a<A，对于第A个所述环振子电路，第A个所述环振子电路的第一输出端与第一个所述环振子电路的第一输入端、第A个所述第一内插电路的第二输入端、第一个所述第一内插电路的第一输入端连接，第A个所述环振子电路的第二输出端与第一个所述环振子电路的第二输入端、第A个所述第二内插电路的第二输入端、第一个所述第二内插电路的第一输入端连接。

在本发明的一个实施例中，所述A为2^N-2。

与现有技术相比，本发明的有益效果：

本发明通过增加时间放大模块，在对量化的时间信号进行放大的同时，对放大后的时间信号通过D触发器进行采样处理得到标志信号，该标志信号用来控制量化电路误差的修正，从而大幅度提升了量化时间差值的量化精度，使得ADC模数转化器性能达到要求。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种量化信号时间差值电路的结构示意图；

图2是本发明实施例提供的环振内插模块的内部电路结构示意图；

图3本发明实施例提供的环振内插模块中每个环振子电路的电路示意图；

图4是本发明实施例提供的一种量化信号时间差值电路中第一采样模块的电路示意图；

图5是本发明实施例提供的传统计数器延时产生误差的示意图；

图6是本发明实施例提供的添加计数信号cnt1的计数器延时误差修正示意图；

图7是本发明实施例提供的一种量化信号时间差值电路中第二采样模块的电路示意图；

图8是本发明实施例提供的一种量化信号时间差值电路中时间放大模块的结构示意图；

图9是本发明实施例提供的时间放大模块中时间放大器的电路示意图；

图10是本发明实施例提供的传统第一时间信号START和第二时间信号STOP的波形原理示意图；

图11是本发明实施例提供的经过时间放大器前后的第一时间信号START和第二时间信号STOP的波形原理对比示意图；

图12是本发明实施例提供的时间放大模块中第三采样模块的电路示意图；

图13是本发明实施例提供的时间放大模块中第四采样模块的电路示意图；

图14是本发明实施例提供的经过时间放大器前后的时间信号STOP过小导致的波形原理误差的示意图；

图15是本发明实施例提供的再一种计数器范围有限产生误差的示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种量化信号时间差值电路的结构示意图。本发明实施例提供了一种量化信号时间差值电路，该电路包括：

电压时间转换模块、环振内插模块、第一采样模块、计数模块、第二采样模块、时间放大模块、编码模块、第一处理模块和第二处理模块。

其中，电压时间转换模块，用于分别对第一输入电压信号和第二输入电压信号进行电压信号转换处理，得到第一时间信号和第二时间信号。

具体而言，本实施例电压时间转换模块包括一电压时间转换器，电压时间转换器VTC是时域ADC模数转换器的重要器件，电压时间转换器VTC将第一输入电压信号VIN_N转换为第一时间信号START，将第二输入电压信号VIN_P转换为第二时间信号STOP，转换得到的第一时间信号START、第二时间信号STOP再由后级电路进行数字量化。其中，第一输入电压信号VIN_N和第二输入电压信号VIN_P为一组差分信号。

其中，环振内插模块，用于产生2^N个相移信号，N为大于2的整数。

具体而言，请参见图2，图2是本发明实施例提供的环振内插模块的内部电路结构示意图。可见，本实施例中，环振内插模块包括A个环振子电路、A个第一内插电路和A第二内插电路，其中，第a个环振子电路的第一输出端与第a+1个环振子电路的第一输入端、第a个第一内插电路的第二输入端、第a+1个第一内插电路的第一输入端连接，第a个环振子电路的第二输出端与第a+1个环振子电路的第二输入端、第a个第二内插电路的第二输入端、第a+1个第二内插电路的第一输入端连接，其中，0<a<A，对于第A个环振子电路，如图2中D点所示，第A个环振子电路的第一输出端与第一个环振子电路的第一输入端、第A个第一内插电路的第二输入端、第一个第一内插电路的第一输入端连接，如图2中C点所示，第A个环振子电路的第二输出端与第一个环振子电路的第二输入端、第A个第二内插电路的第二输入端、第一个第二内插电路的第一输入端连接。

本实施例电路连接以A＝2为例，环振内插模块包括第一个环振子电路、第二个环振子电路、第一个第一内插电路、第二个第一内插电路、第一个第二内插电路、第二个第二内插电路，由图2可知，第一个环振子电路的第一输出端与第二个环振子电路的第一输入端连接，第一个环振子电路的第二输出端与第二个环振子电路的第二输入端连接，第二个环振子电路的第一输出端与第一个环振子电路的第一输入端连接，第二个环振子电路的第二输出端与第一个环振子电路的第二输入端连接，形成环形电路；本实施例第一个第一内插电路包括非门反相器G11、非门反相器G12、非门反相器G13、非门反相器G14，第二个第一内插电路包括非门反相器G14、非门反相器G15、非门反相器G16、非门反相器G11，第一个第一内插电路与第二个第一内插电路共用非门反相器G14、非门反相器G11，其中，第一个第一内插电路的第一输入端与非门反相器G11、非门反相器G12连接，第一个第一内插电路的第二输入端与非门反相器G13、非门反相器G14连接，第二个第一内插电路的第一输入端与非门反相器G14、非门反相器G15连接，第二个第一内插电路的第二输入端与非门反相器G16、非门反相器G11连接；同理第一个第二内插电路包括非门反相器G21、非门反相器G22、非门反相器G23、非门反相器G24，第二个第二内插电路包括非门反相器G24、非门反相器G25、非门反相器G26、非门反相器G21，第一个第二内插电路与第二个第二内插电路共用非门反相器G24、非门反相器G21，其中，第一个第二内插电路的第一输入端与非门反相器G21、非门反相器G22连接，第一个第二内插电路的第二输入端与非门反相器G23、非门反相器G24连接，第二个第二内插电路的第一输入端与非门反相器G24、非门反相器G25连接，第二个第二内插电路的第二输入端与非门反相器G26、非门反相器G21连接。具体地，第一个环振子电路的第一输出端与非门反相器G13的输入端、非门反相器G14的输入端、非门反相器G15的输入端连接，第二个环振子电路的第一输出端与非门反相器G16的输入端、非门反相器G11的输入端、非门反相器G12的输入端连接，同理第一个环振子电路的第二输出端与非门反相器G23的输入端、非门反相器G24的输入端、非门反相器G25的输入端连接，第二个环振子电路的第二输出端与非门反相器G26的输入端、非门反相器G21的输入端、非门反相器G22的输入端连接。

同时，本实施例以A＝2为例的环振内插模块，由图2可知，环振内插模块输出信号OUTN_1、OUTN_2、OUTN_3、OUTN_4、OUTP_1、OUTP_2、OUTP_3、OUTP_4共8个信号，即对于2个环振子模块结合2个第一内插电路、2个第二内插电路，可以输出4*2＝8个相位信号。依次递推，若存在A个第一个环振子模块结合A个第一内插电路、A个第二内插电路，可以输出4A个相位信号。

优选地，A取值为2^N-2。

本实施例每个环振子电路有两个输入信号IN_N、IN_P和两个输出信号OUT_N、OUT_P，IN_N、IN_P为一组相位相反的方波信号，OUT_N、OUT_P为一组相位相反的方波信号，请参见图3，图3是本发明实施例提供的环振内插模块中每个环振子电路的电路示意图，本实施例每个环振子电路的第一输入端IN_N与非门反相器G1的输入端、电阻R2一端连接，每个环振子电路的第二输入端IN_P与非门反相器G2的输入端、电阻R1一端连接，每个环振子电路的第一输出端OUT_N与非门反相器G1的输出端、电阻R1另一端连接，每个环振子电路的第二输出端OUT_P与非门反相器G2的输出端、电阻R1另一端连接。

本实施例通过环振内插模块中环振子电路与内插电路结合产生相位信号，通过该相位信号产生量化信号，使得量化精度更高。

其中，第一采样模块，用于分别根据第一时间信号START、第二时间信号STOP对2^N个相移信号进行采样处理，得到第一温度计码信号和第二温度计码信号。

具体而言，请参见图4，图4是本发明实施例提供的一种量化信号时间差值电路中第一采样模块的电路示意图。可见，本实施例中第一采样模块包括触发器DFF1、触发器DFF2，其中，触发器DFF1的时钟输入端CLK与电压时间转换模块的第一输出端连接，触发器DFF1的数据输入端D与环振内插模块连接，触发器DFF1的第一输出端Q与编码模块连接，触发器DFF1的第二输出端QB悬空，触发器DFF2的时钟输入端CLK与电压时间转换模块的第二输出端连接，触发器DFF2的数据输入端D与环振内插模块连接，触发器DFF2的第一输出端Q与编码模块连接，触发器DFF2的第二输出端QB悬空。本实施例利用触发器DFF1、触发器DFF2，将第一时间信号START作为触发器DFF1时钟输入端的输入时钟信号，环振内插模块输出的2^N个相移信号作为触发器DFF1数据输入端D的输入数据，对环振内插模块产生的2^N个相移信号进行采样处理，得到一温度计码信号，同理，将第二时间信号STOP作为触发器DFF2时钟输入端的输入时钟信号，环振内插模块输出的2^N个相移信号作为触发器DFF2数据输入端D的输入数据，对环振内插模块产生的2^N个相移信号进行采样处理得到第二温度计码信号。其中，第一温度计码信号和第二温度计码信号长度为2^N。

其中，计数模块，用于根据第M个相移信号进行计数处理，得到K个计数值。

具体而言，本实施例计数模块包括一计数器，具体为一循环计数器。计数模块连接环振内插模块，从环振内插模块产生的2^N个相移信号中，任意选择一相移信号并输入至计数器进行计数处理，具体地，比如选择的相移信号为第M个相移信号，将第M个相移信号输入计数器，循环产生0、1、2、.....、K-1个计数值。

请参见图5，图5是本发明实施例提供的传统计数器延时产生误差问题示意图。由于信号传输过程中，计数模块具有一定的延时时间，可能会导致采样时间值具有如图5所示的误差。若第一时间信号START上升沿采样位置在A节点处，理论计数信号cnt中的采样值为2，由于计数模块延时的作用，导致计数信号有延迟，实际计数信号cnt0中的采样值，此时在第一时间信号START上升沿采样的采样值为1，在这种情况下就会出现误差；同理，若第一时间信号START上升沿采样位置在B节点处，实际第一时间信号START上升沿采样值在计数信号cnt0中采样值1和采样值2之间，会有不稳定情况，产生错误。

对于上述存在的问题，本实施例通过添加一个计数信号cnt1来解决，cnt1与cnt0具有半个周期的延迟差，由计数信号cnt0和计数信号cnt1共同组成计数器，实现计数处理。请参见图6，图6是本发明实施例提供的添加计数信号cnt1的计数器延时误差修正示意图。本实施例若将信号量化为16位，可分为几种情况：当信号上升沿在EF区间，计数模块计数值应该为计数信号cnt中的采样值2，由于延时作用，实际采样值为计数信号cnt0中的采样值1，此时计数器的计数值输出设计为out＝cnt0+1；当信号上升沿在BC区间，计数模块计数值应该为计数信号cnt中的采样值1，由于延时作用，实际采样值在计数信号cnt0中采样值0和采样值1的交界处，由于交界处具有不稳定的状态，容易产生误差，此时计数器的计数值输出设计为out＝cnt1+1；当信号上升沿在CE区间，计数模块计数值应该为技术信号cnt中的采样值1，由于延时作用，实际采样值为计数信号cnt0中的采样值1，没有影响，此时计数器的计数值输出设计为out＝cnt0。可见，本实施例通过计数信号cnt0和计数信号cnt1共同实现计数功能，从而避免了计数模块中只采用计数信号cnt0导致的计数值存在误差的问题。

本实施例通过原有计数信号cnt0计数的基础上，又添加了一与原计数信号cnt0具有半个周期差值的计数信号cnt1，从而解决了计数模块因信号跳变的不稳定性导致的计数值存在误差的问题。

其中，第二采样模块，用于分别根据第一时间信号START、第二时间信号STOP对K个计数值中的第L个计数值进行采样处理，得到第一采样信号和第二采样信号，其中，0<L≤K。

具体而言，请参见图7，图7是本发明实施例提供的一种量化信号时间差值电路中第二采样模块的电路示意图。可见，本实施例中第二采样模块包括触发器DFF3、触发器DFF4，其中，触发器DFF3的时钟输入端CLK与电压时间转换模块的第一输出端连接，触发器DFF3的数据输入端D与计数模块连接，触发器DFF3的第一输出端Q与第一处理模块连接，触发器DFF3的第二输出端QB悬空，触发器DFF4的时钟输入端CLK与电压时间转换模块的第二输出端连接，触发器DFF4的数据输入端D与计数模块连接，触发器DFF4的第一输出端Q与第一处理模块连接，触发器DFF4的第二输出端QB悬空。本实施例利用触发器DFF3、触发器DFF4，将第一时间信号START作为触发器DFF3时钟输入端CLK的输入时钟信号，计数器模块输出的第L个计数值作为触发器DFF3数据输入端D的输入数据，对当前计数器模块产生的第L个计数值进行采样处理，得到第一采样信号，同理，将第二时间信号STOP作为触发器DFF4时钟输入端CLK的输入时钟信号，计数器模块输出的第L个计数值作为触发器DFF4数据输入端D的输入数据，对计数器模块产生的第L个计数值进行采样处理，得到第二采样信号。其中，本实施例第一采样信号和第二采样信号输出均为二进制码信号，二进制码信号的长度为

即第一采样信号和第二采样信号的长度为

第一采样信号为第一时间信号START采样后的整数部分，第二采样信号为第二时间信号STOP采样后的整数部分。

其中，时间放大模块，用于对第一时间信号START、第二时间信号STOP进行放大、采样处理，得到第一标志信号FLAG1、第二标志信号FLAG2、第三标志信号FLAG3、第四标志信号FLAG4。

具体而言，请参见图8，图8是本发明实施例提供的一种量化信号时间差值电路中时间放大模块的结构示意图。可见，本实施例时间放大模块包括时间放大器、第三采样模块和第四采样模块。

进一步地，时间放大器，用于分别对第一时间信号START、第二时间信号STOP进行放大处理，得到第一放大时间信号START_TA和第二放大时间信号STOP_TA。

具体而言，请参见图9，图9是本发明实施例提供的时间放大模块中时间放大器的电路示意图。可见，本实施例中时间放大器包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、第一非门反相器、第二非门反相器，其中，晶体管M1的栅极、晶体管M2的栅极、晶体管M3的栅极与电压时间转换模块的第一输出端连接，晶体管M6的栅极、晶体管M7的栅极、晶体管M8的栅极与电压时间转换模块的第二输出端连接，晶体管M1的漏极与晶体管M2的漏极、晶体管M3的漏极、晶体管M10的栅极、第一非门反相器的输入端连接，晶体管M2的源极与晶体管M4的漏极连接，晶体管M3的源极与晶体管M5的漏极连接，晶体管M5的栅极与晶体管M6的漏极、晶体管M7的漏极、晶体管M8的漏极、第二非门反相器的输入端连接，晶体管M7的源极与晶体管M9的漏极连接，晶体管M8的源极与晶体管M10的漏极连接，晶体管M1的源极、晶体管M6的源极、晶体管M4的栅极、晶体管M9的栅极连接VDD，晶体管M4的源极、晶体管M5的源极、晶体管M9的源极、晶体管M10的源极连接GND，第一非门反相器的输出端与第三采样模块连接、第四采样模块连接，第二非门反相器的输出端与第三采样模块连接、第四采样模块连接。

请参见图10，图10是本发明实施例提供的传统第一时间信号START和第二时间信号STOP的波形原理示意图。未经时间放大器放的第一时间信号START和第二时间信号STOP信号波形如图10所示，脉冲宽度的时间差值为Δt。请参见图11，图11是本发明实施例提供的经过时间放大器前后的第一时间信号START和第二时间信号STOP的波形原理对比示意图，本实施例通过增加时间放大器，将第一时间信号START和第二时间信号STOP经过时间放大器进行放大处理，输出第一放大时间信号START_TA和第二放大时间信号STOP_TA，使得脉冲宽度的时间差值Δt放大到Δt′。具体地第一时间信号START连接晶体管M1的栅极、晶体管M2的栅极、晶体管M3的栅极，第二时间信号STOP连接晶体管M6的栅极、晶体管M7的栅极、晶体管M8的栅极，第一时间信号START、第二时间信号STOP的初始值均为低电平,第一时间信号START经过晶体管M1、晶体管M2对A节点进行充电，第二时间信号STOP经过晶体管M6、晶体管M7对B节点进行充电。当第一时间信号START和第二时间信号STOP的上升沿分别到来时，A节点通过晶体管M4、晶体管M5对其所在支路进行放电，B节点通过晶体管M9、晶体管M10对其所在支路进行放电，A节点放电速度受晶体管M4、晶体管M5宽长比控制，B节点放电速度受晶体管M9、晶体管M10宽长比控制。例如，晶体管M5、晶体管M10的宽长比为2，晶体管M4、晶体管M9的宽长比为1，则第一时间信号START由晶体管M1的栅极、晶体管M2的栅极、晶体管M3的栅极接入，且先于第二时间信号STOP，当第一时间信号START变为高电平时，第二时间信号STOP仍为低电平，此时B节点处为高电平，晶体管M5管打开，A节点处通过晶体管M4、晶体管M5所在两支路进行放电且放电至低电平，由于晶体管M5管的宽长比是晶体管M4的2倍，则A节点处的总放电速度为晶体管M4、晶体管M5的放电速度之和，即为3；A节点放电至晶体管M10的阈值电压后，晶体管M10关断，随后第二时间信号STOP上升沿到来，由于晶体管M10关断，B节点只能通过晶体管M9所在支路进行放电，B节点的总放电速度为晶体管M9的放电速度，即为1。可以看出，A节点处放电速度为B节点处的3倍，最后实现时间放大器为3倍的放大功能。

优选地，晶体管M5、晶体管M10的宽长比相同，晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M6、晶体管M7、晶体管M8、晶体管M9的宽长比相同，且晶体管M5的宽长比为晶体管M4的宽长比的2倍。

优选地，晶体管M1、晶体管M6为P型MOS管，晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M7、晶体管M8、晶体管M9、晶体管M10为N型MOS管。

进一步地，第三采样模块，用于分别根据第二放大时间信号和第一放大时间信号对第一放大时间信号START_TA和第二放大时间信号STOP_TA进行采样处理，得到第一标志信号FLAG1和第二标志信号FLAG2。

具体而言，请参见图12，图12是本发明实施例提供的时间放大模块中第三采样模块的电路示意图。可见，本实施例第三采样模块包括触发器DFF5、触发器DFF6，其中，触发器DFF5的时钟输入端CLK与第一非门反相器的输出端连接，触发器DFF5的数据输入端D与第二非门反相器的输出端连接，触发器DFF5的第一数据输出端Q与第二处理模块连接，触发器DFF5的第二数据输出端QB悬空，触发器DFF6的时钟输入端CLK与第二非门反相器的输出端连接，触发器DFF6的数据输入端D与第一非门反相器的输出端连接，触发器DFF6的第一数据输出端Q与第二处理模块连接，触发器DFF6的第二数据输出端QB悬空。

本实施例利用触发器DFF5、触发器DFF6实现对第一放大时间信号START_TA、第二放大时间信号STOP_TA的检测。将时间放大器输出的第一放大时间信号START_TA作为触发器DFF5时钟输入端CLK的输入时钟信号，第二放大时间信号STOP_TA作为触发器DFF5数据输入端D的数据输入，此时触发器DFF5第一数据输出端Q输出第一标志信号FLAG1。当第一放大时间信号START_TA的上升沿在第二放大时间信号STOP_TA的上升沿之前时，触发器DFF5的第一数据输出端Q输出为低电平，即第一标志信号FLAG1为低电平；当第一放大时间信号START_TA的上升沿在第二放大时间信号STOP_TA的上升沿之后时，触发器DFF5的第一数据输出端Q输出为高电平，即第一标志信号FLAG1为高电平。

同理，第二放大时间信号STOP_TA作为触发器DFF6时钟输入端CLK的输入时钟信号，第一放大时间信号START_TA作为触发器DFF6数据输入端D的数据输入，此时触发器DFF6第一数据输出端Q输出第二标志信号FLAG2。当第一放大时间信号START_TA的上升沿在第二放大时间信号STOP_TA的上升沿之后时，触发器DFF6的第一数据输出端Q输出为低电平，即第二标志信号FLAG2为低电平；当第一放大时间信号START_TA的上升沿在第二放大时间信号STOP_TA的上升沿之前时，触发器DFF6的第一数据输出端Q输出为高电平，即第二标志信号FLAG2为高电平。

可以看出，本实施例利用第一标志信号FLAG1、第二标志信号FLAG2可以判断第一放大时间信号START_TA和第二放大时间信号STOP_TA的先后顺序，第一标志信号FLAG1为1，且第二标志信号FLAG2为0时，第一放大时间信号START_TA的上升沿先于第二放大时间信号STOP_TA的上升沿，第一标志信号FLAG1为0，且第二标志信号FLAG2为1时，第二放大时间信号STOP_TA的上升沿先于第一放大时间信号START_TA的上升沿。第一标志信号FLAG1、第二标志信号FLAG2用于后级电路量化处理。

进一步地，第四采样模块，用于根据第一时间信号和第二时间信号对第一放大时间信号和第二放大时间信号进行采样处理，得到第三标志信号FLAG3和第四标志信号FLAG4。

具体而言，请参见图13，图13是本发明实施例提供的时间放大模块中第四采样模块的电路示意图。可见，本实施例第四采样模块包括触发器DFF7、触发器DFF8、第三非门反相器和第四非门反相器，其中，第三非门反相器的输入端与电压时间转换模块的第一输出端连接，第三非门反相器的输出端与触发器DFF7的时钟输入端CLK连接，触发器DFF7的数据输入端D与第一非门反相器的输出端连接，触发器DFF7的第一数据输出端Q与第二处理模块连接，触发器DFF7的第二数据输出端QB悬空，第四非门反相器的输入端与电压时间转换模块的第二输出端连接，第四非门反相器的输出端与触发器DFF8的时钟输入端CLK连接，触发器DFF8的数据输入端D与第二非门反相器的输出端连接，触发器DFF8的第一数据输出端Q与第二处理模块连接，触发器DFF8的第二数据输出端QB悬空。

请参见图14，图14是本发明实施例提供的经过时间放大器前后的时间信号STOP过小导致的波形原理误差的示意图。可见，当第一时间信号START或第二时间信号STOP中某一信号的高电平脉冲极短时，其经过时间放大器后可能会出现输出无高电平的情况，造成如图14所示错误。例如，当第二时间信号STOP脉冲宽度非常短时，经过时间放大器后，第二时间信号STOP输出无脉冲，均为低电平，此时经过时间放大器得到的第一放大时间信号START_TA对第二放大时间信号STOP_TA互相采样无法成立，导致错误。因此，本实施例将第一时间信号START经第三非门反相器处理后的输出信号作为触发器DFF7时钟输入端CLK的输入时钟信号，第一放大时间信号START_TA作为触发器DFF7数据输入端D的输入数据，通过触发器DFF7利用第一时间信号START的下降沿对第一放大时间信号START_TA进行采样，将第二时间信号STOP经第四非门反相器处理后的输出信号作为触发器DFF8时钟输入端CLK的输入时钟信号，第二放大时间信号STOP_TA作为触发器DFF8数据输入端D的输入数据，通过触发器DFF8利用第二时间信号STOP的下降沿对第一放大时间信号STOP_TA进行采样，由于时间放大模块具有一定的延时，所以第一放大时间信号START_TA、第二放大时间信号STOP_TA分别落后于第一时间信号START、第二时间信号STOP一定的时间，如图14所示，此时，第一放大时间信号START_TA在第一时间信号START的下降沿处为高电平，第二放大时间信号STOP_TA在第二时间信号STOP下降沿处为低电平，若第一放大时间信号START_TA为0，则第二时间信号STOP信号先于第一时间信号START，输出第三标志信号FLAG3，若第二放大时间信号STOP_TA为0，则第一时间信号START先于第二时间信号STOP，输出第四标志信号FLAG4，通过第三标志信号FLAG3、第四标志信号FLAG4来判断出现如图14所示的问题时第一时间信号START与第二时间信号STOP的先后顺序。第三标志信号FLAG3、第四标志信号FLAG4用于后级电路量化处理。

本实施例通过时间放大模块中的时间放大器放大第一时间信号START和第二时间信号STOP之间的时间间隔，然后再利用D触发器实现第一时间信号START和第二时间信号STOP间的互相采样，保存输出值，并利用输出值判断第一时间信号START和第二时间信号STOP前后关系，以及分别通过在第一时间信号START、第二时间信号STOP的下降沿采样第一放大时间信号START_TA、第二放大时间信号STOP_TA，通过第一放大时间信号START_TA、第二放大时间信号STOP_TA是否为零来修正引入时间放大模块产生的误差，从而提高量化精度。

其中，编码模块，用于分别对第一温度计码信号和第二温度计码信号进行编码处理，得到第三采样信号和第四采样信号。

具体而言，上述通过第一采样模块获取的第一温度计码信号和第二温度计码信号为非二进制码，为了后续处理方便，本实施例在进行后续量化处理前通过编码模块分别对第一温度计码信号和第二温度计码信号进行编码，将第一温度计码信号和第二温度计码信号转换为二进制码的第三采样信号和第四采样信号。其中，第三采样信号和第四采样信号的长度均为N，第三采样信号为第一时间信号START采样后的小数部分，第四采样信号为第二时间信号STOP采样后的小数部分。

其中，第一处理模块，连接编码模块和第二采样模块，用于分别对第一采样信号和第三采样信号、第二采样信号和第四采样信号进行拼接处理，得到第一拼接采样信号和第二拼接采样信号。

具体而言，本实施例第二采样模块输出的第一采样信号为第一时间信号START采样后的整数部分，长度为

第二采样模块输出的第二采样信号为第二时间信号STOP采样后的整数部分，长度为

编码模块输出的第三采样信号为第一时间信号START采样后的小数部分，长度为N，编码模块输出的第四采样信号为第二时间信号STOP采样后的小数部分，长度为N。通过对第一采样信号和第三采样信号进行拼接处理得到第一拼接采样信号，第一拼接采样信号的长度为

通过对第二采样信号和第四采样信号进行拼接处理得到第二拼接采样信号，第二拼接采样信号的长度为

其中，第二处理模块，连接时间放大模块和第一处理模块，用于根据第一标志信号、第二标志信号、第三标志信号、第四标志信号对第一拼接采样信号和第二拼接采样信号进行运算处理，得到时间差量化值。

具体而言，本实施例中在计算第一拼接采样信号和第二拼接采样信号之间的信号差值时，首先通过第一标志信号FLAG1、第二标志信号FLAG2判断第一放大时间信号START_TA与第二放大时间信号STOP_TA上升沿的先后顺序，本实施例的信号量化值应小于上升沿在后的量化值，用后面信号量化值减去前面信号量化值，得到最后的时间差值量化值。请参见图15，图15是本发明实施例提供的再一种计数器范围有限产生误差的示意图，如图15所示，由于计数器具有一定范围，计数重置会出现负数误差的情况。比如，第一时间信号START在前，采样值为N-1，第二时间信号STOP在后，采样值为0，此时若用第二时间信号STOP的量化值减去第一时间信号START的量化值，结果就为负数，导致产生误差。因此，本实施例通过第一标志信号FLAG1、第二标志信号FLAG2判断若还存在如图15所示的问题，则根据第三标志信号、第四标志信号来判断第一时间信号START与第二时间信号STOP上升沿的先后顺序，判断后面信号量化值是否大于前面信号量化值决定量化值的处理，若后面信号量化值小于前面信号量化值，将后面的量化值加上2^N+1，即将B节点采样值加上N，此时，A节点整数部分为N-1，B节点整数部分为N，两个量化值相减可得正数，得到最终的时间差量化值。

综上所述，本实施例对经电压时间转换模块得到的第一时间信号START与第二时间信号STOP进行时间插值量化，具体地，对于第一时间信号START与第二时间信号STOP的上升沿时间差的量化，首先利用环振内插模块产生2^N个相移信号，然后在第一采样模块中分别利用第一时间信号START与第二时间信号STOP上升沿对2^N个相移信号进行采样，分别得到第一温度计码信号和第二温度计码信号，再通过编码模块分别对第一温度计码信号和第二温度计码信号进行编码输出二进制的第三采样信号、第四采样信号，第三采样信号、第四采样信号分别为第一时间信号START与第二时间信号STOP采样后的小数部分；用计数模块对环振内插模块产生的2^N个相移信号中的某一个相移信号进行计数处理，得到计数值，在第二采样模块分别用第一时间信号START与第二时间信号STOP的上升沿对计数值进行采样，分别得到第一采样信号、第二采样信号，第一采样信号、第二采样信号分别为第一时间信号START与第二时间信号STOP采样后的整数部分；之后对第一采样信号和第三采样信号进行拼接处理，得到第一拼接采样信号，对第二采样信号和第四采样信号进行拼接处理，得到第二拼接采样信号，在时间放大模块输入的第一标志信号、第二标志信号、第三标志信号、第四标志信号控制下对第一拼接采样信号和第二拼接采样信号进行相减运算，得到最终的时间差量化值。

本实施例通过增加时间放大模块，在对量化时间信号进行放大的同时，对放大后的时间信号通过D触发器进行采样处理，得到的标志信号，采样得到的标志信号用来控制量化电路误差的修正，从而大幅度提升了量化时间差值的量化精度，使得ADC模数转化器性能达到要求；本实施例环振内插模块采用环振电路结合内插电路的方式，进一步提升了量化时间差值的量化精度；本实施例通过在计数模块原有计数信号cnt0的基础上加入另一个计数信号cnt1来解决原计数信号cnt0跳变点不稳定问题，从而减小计数误差，进一步提高量化时间差值的量化精度。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术邻域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种量化信号时间差值电路，其特征在于，包括电压时间转换模块、环振内插模块、第一采样模块、计数模块、第二采样模块、时间放大模块、编码模块、第一处理模块和第二处理模块，其中，

所述电压时间转换模块，用于分别对第一输入电压信号和第二输入电压信号进行电压信号转换处理，得到第一时间信号和第二时间信号；

所述环振内插模块，用于产生2^N个相移信号，N为大于2的整数；

所述第一采样模块，连接所述电压时间转换模块和所述环振内插模块，用于分别根据所述第一时间信号、所述第二时间信号对所述2^N个相移信号进行采样处理，得到第一温度计码信号和第二温度计码信号；

所述计数模块，连接所述环振内插模块，用于根据所述2^N个相移信号中第M个相移信号进行计数处理，得到K个计数值，M、K为大于0的整数；

所述第二采样模块，连接所述电压时间转换模块和所述计数模块，用于分别根据所述第一时间信号、所述第二时间信号对所述K个计数值中的第L个计数值进行采样处理，得到第一采样信号和第二采样信号，其中，0<L≤K；

所述时间放大模块，连接所述电压时间转换模块，用于分别对所述第一时间信号、所述第二时间信号进行放大、采样处理，得到第一标志信号、第二标志信号、第三标志信号和第四标志信号；

所述编码模块，连接所述第一采样模块，用于分别对所述第一温度计码信号和所述第二温度计码信号进行编码处理，得到第三采样信号和第四采样信号；

所述第一处理模块，连接所述编码模块和所述第二采样模块，用于分别对所述第一采样信号和所述第三采样信号、所述第二采样信号和所述第四采样信号进行拼接处理，得到第一拼接采样信号和第二拼接采样信号；

所述第二处理模块，连接所述时间放大模块和所述第一处理模块，用于根据所述第一标志信号、所述第二标志信号、所述第三标志信号和所述第四标志信号对所述第一拼接采样信号和所述第二拼接采样信号进行运算处理，得到所述量化信号时间差值；

其中，所述时间放大模块包括时间放大器、第三采样模块和第四采样模块，其中，

所述时间放大器，连接所述电压时间转换模块，用于分别对所述第一时间信号、所述第二时间信号进行放大处理，得到第一放大时间信号和第二放大时间信号；

所述第三采样模块，连接所述时间放大器，用于分别根据所述第二放大时间信号和所述第一放大时间信号对所述第一放大时间信号和所述第二放大时间信号进行采样处理，得到所述第一标志信号和所述第二标志信号；

所述第四采样模块，连接所述时间放大器和所述电压时间转换模块，用于分别根据所述第一时间信号和所述第二时间信号对所述第一放大时间信号和所述第二放大时间信号进行采样处理，得到所述第三标志信号和所述第四标志信号。

2.根据权利要求1所述的量化信号时间差值电路，其特征在于，所述第一采样模块包括触发器DFF1和触发器DFF2，其中，

所述触发器DFF1的时钟输入端与所述电压时间转换模块的第一输出端连接，所述触发器DFF1的数据输入端与所述环振内插模块连接，所述触发器DFF1的第一输出端与所述编码模块连接，所述触发器DFF1的第二输出端悬空；

所述触发器DFF2的时钟输入端与所述电压时间转换模块的第二输出端连接，所述触发器DFF2的数据输入端与所述环振内插模块连接，所述触发器DFF2的第一输出端与所述编码模块连接，所述触发器DFF2的第二输出端悬空。

3.根据权利要求1所述的量化信号时间差值电路，其特征在于，所述第二采样模块包括触发器DFF3和触发器DFF4，其中，

所述触发器DFF3的时钟输入端与所述电压时间转换模块的第一输出端连接，所述触发器DFF3的数据输入端与所述计数模块连接，所述触发器DFF3的第一输出端与所述第一处理模块连接，所述触发器DFF3的第二输出端悬空；

所述触发器DFF4的时钟输入端与所述电压时间转换模块的第二输出端连接，所述触发器DFF4的数据输入端与所述计数模块连接，所述触发器DFF4的第一输出端与所述第一处理模块连接，所述触发器DFF4的第二输出端悬空。

4.根据权利要求1所述的量化信号时间差值电路，其特征在于，所述时间放大器包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、第一非门反相器和第二非门反相器，其中，

所述晶体管M1的栅极、所述晶体管M2的栅极、所述晶体管M3的栅极与所述电压时间转换模块的第一输出端连接，所述晶体管M6的栅极、所述晶体管M7的栅极、所述晶体管M8的栅极与所述电压时间转换模块的第二输出端连接，所述晶体管M1的漏极与所述晶体管M2的漏极、所述晶体管M3的漏极、所述晶体管M10的栅极、所述第一非门反相器的输入端连接，所述晶体管M2的源极与所述晶体管M4的漏极连接，所述晶体管M3的源极与所述晶体管M5的漏极连接，所述晶体管M5的栅极与所述晶体管M6的漏极、所述晶体管M7的漏极、所述晶体管M8的漏极、所述第二非门反相器的输入端连接，所述晶体管M7的源极与所述晶体管M9的漏极连接，所述晶体管M8的源极与所述晶体管M10的漏极连接，所述晶体管M1的源极、所述晶体管M6的源极、所述晶体管M4的栅极、所述晶体管M9的栅极均连接VDD，所述晶体管M4的源极、所述晶体管M5的源极、晶体管M9的源极、所述晶体管M10的源极均连接GND，所述第一非门反相器的输出端与所述第三采样模块连接、所述第四采样模块连接，所述第二非门反相器的输出端与所述第三采样模块连接、所述第四采样模块连接。

5.根据权利要求4所述的量化信号时间差值电路，其特征在于，所述晶体管M5和所述晶体管M10的宽长比相同，所述晶体管M1、所述晶体管M2、所述晶体管M3、晶体管M4、所述晶体管M6、所述晶体管M7、所述晶体管M8和所述晶体管M9的宽长比相同，且所述晶体管M5的宽长比为所述晶体管M4的宽长比的2倍。

6.根据权利要求4所述的量化信号时间差值电路，其特征在于，所述第三采样模块包括触发器DFF5和触发器DFF6，其中，

所述触发器DFF5的时钟输入端与所述第一非门反相器的输出端连接，所述触发器DFF5的数据输入端与所述第二非门反相器的输出端连接，所述触发器DFF5的第一数据输出端与所述第二处理模块连接，所述触发器DFF5的第二数据输出端悬空；

所述触发器DFF6的时钟输入端与所述第二非门反相器的输出端连接，所述触发器DFF6的数据输入端与所述第一非门反相器的输出端连接，所述触发器DFF6的第一数据输出端与所述第二处理模块连接，所述触发器DFF6的第二数据输出端悬空。

7.根据权利要求4所述的量化信号时间差值电路，其特征在于，所述第四采样模块包括触发器DFF7、触发器DFF8、第三非门反相器和第四非门反相器，其中，

所述第三非门反相器的输入端与所述电压时间转换模块的第一输出端连接，所述第三非门反相器的输出端与所述触发器DFF7的时钟输入端连接，所述触发器DFF7的数据输入端与所述第一非门反相器的输出端连接，所述触发器DFF7的第一数据输出端与所述第二处理模块连接，所述触发器DFF7的第二数据输出端悬空；

所述第四非门反相器的输入端与所述电压时间转换模块的第二输出端连接，所述第四非门反相器的输出端与所述触发器DFF8的时钟输入端连接，所述触发器DFF8的数据输入端与所述第二非门反相器的输出端连接，所述触发器DFF8的第一数据输出端与所述第二处理模块连接，所述触发器DFF8的第二数据输出端悬空。

8.根据权利要求1所述的量化信号时间差值电路，其特征在于，所述环振内插模块包括A个环振子电路、A个第一内插电路和A第二内插电路，A为大于1的整数，其中，

第a个所述环振子电路的第一输出端与第a+1个所述环振子电路的第一输入端、第a个所述第一内插电路的第二输入端、第a+1个所述第一内插电路的第一输入端连接，第a个所述环振子电路的第二输出端与第a+1个所述环振子电路的第二输入端、第a个所述第二内插电路的第二输入端、第a+1个所述第二内插电路的第一输入端连接，其中，0<a<A，对于第A个所述环振子电路，第A个所述环振子电路的第一输出端与第一个所述环振子电路的第一输入端、第A个所述第一内插电路的第二输入端、第一个所述第一内插电路的第一输入端连接，第A个所述环振子电路的第二输出端与第一个所述环振子电路的第二输入端、第A个所述第二内插电路的第二输入端、第一个所述第二内插电路的第一输入端连接。

9.根据权利要求8所述的量化信号时间差值电路，其特征在于，所述A为2^N-2。

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